【正文】 (2)：57， 2021 [12] 漢澤西、孫燕妮，基于 FPGA 的 HDB3 譯碼器 [J]，電子科技， (3)： 6669， 2021 [13] 喬繼紅，顧偉娟，基于 CPLD 的 HDB3 碼編譯碼器的設(shè)計(jì) [J]，北京工商大學(xué)學(xué)報(bào) (自然科學(xué)版 )， 23(1)： 5052， 2021 24 附 錄 A. HDB3 編碼器的 VHDL 完整程序 library ieee。 signal flagv: std_logic :=39。 signal reg1: std_logic_vector(3 downto 0) :=0000。 codeoutb=39。 if (flag1=39。 end if。039。 end if。 codeoutv=00。 end case。139。 else reg1(3)=reg1(2)。 reg2(0)=codeouta(2)。 use 。 architecture behv of hdb3dec is signal t0:integer:=0。 begin codein:=fp amp。 coderror=39。 end if。039。 end if。039。then if t01 then t0=0。 codeoutv=01。 29 end process。 end if。 附表 一 、 畢業(yè)論文開題報(bào)告 論文（設(shè)計(jì)）題目： 基于 FPGA 的 HDB3 碼編譯器設(shè)計(jì) 選題原因： 在數(shù)字通信中， HDB3 是常用的基帶傳輸碼型。 進(jìn)度安排： 時(shí)間： 07 學(xué)年上學(xué)期末 至 下學(xué)期 4 月 25 日 1. 學(xué)習(xí)研究與 論文 設(shè)計(jì)相關(guān)的理論的基礎(chǔ)知識(shí)，預(yù)期時(shí)間 4 個(gè)星期。 指導(dǎo)教師意見： 第 4 次檢查 學(xué) 生總結(jié)： 提交論文終稿，完成論文設(shè)計(jì) 最終 的撰寫 ， 最終設(shè)計(jì)把 HDB3 碼編譯碼器以 VHDL 語言實(shí)現(xiàn)了出來，并通過仿真驗(yàn)證了其功能正確， 把預(yù)期的設(shè)計(jì)目的達(dá)成 。 指導(dǎo)教師意見： 第 2 次檢查 學(xué)生總結(jié)： 已對(duì)論文 設(shè)計(jì) 所需的知識(shí)作學(xué)習(xí)研究， 主要學(xué)習(xí)內(nèi)容有通信碼型 HDB3 碼的編譯碼規(guī)則和其特點(diǎn)， EDA 設(shè)計(jì)的方法步驟和 VHDL 設(shè)計(jì) 語言等。 只要利用 PC 機(jī)就可基本完成整個(gè)設(shè)計(jì)。 codeout=reg(4)。139。139。 end if。139。 codeoutv=01。then if t01 then t0=0。039。 then if t0=3 then coderror=39。then codeoutv=00。 signal codeoutv:std_logic_vector(1 downto 0)。 fp: in std_logic。 end if。 reg2(2)=reg2(1)。 26 else if codeouta(0)=39。 codeoutb。 when others = codeoutv=00。 codeoutb=39。 flagv=39。 if flagv=39。039。139。 begin process(clk,rst) variable vflag: std_logic。 signal codeoutv: std_logic_vector(1 downto 0) :=00。 codein: in std_logic。最后， 通過 MAX+plus II 對(duì)其各個(gè)功能進(jìn)行 仿真 ， 驗(yàn)證 整個(gè) 設(shè)計(jì)的正確性。當(dāng)有誤碼被檢出， coderror 為 1。 程序流程如圖 43 所示。 還有兩個(gè)相鄰 同極性脈沖之間的連 0 數(shù)必定是 2 或3[13]，否則必有誤碼。同時(shí)對(duì)兩條脈沖進(jìn)行檢測(cè)，監(jiān)察任一條脈沖序列兩個(gè)相鄰脈沖之間的輸傳時(shí)間內(nèi)，另一個(gè)脈沖序列是否有脈沖存在，若沒有脈沖存在，則說明受監(jiān)察的序列存在破壞符 V，且為兩個(gè)相鄰脈沖的后一個(gè)脈沖。 可 根據(jù)編碼 性質(zhì)判斷出 V 跟 B， V 跟前一 個(gè) 脈沖 (包括 B)同極性， 在沒有誤碼的情況下， 只要檢測(cè)到 相鄰的 兩個(gè) 脈沖是 同極性 ，就可以判斷出破環(huán)符 V，破壞符 V 與前面的三個(gè)編碼， 即 XXXV， 必定為取代節(jié) [12]，把它們?nèi)辶慵纯?。即直接?codeoutA(2)amp。 程序執(zhí)行流程如圖 33 所示。 flagV 極性標(biāo)識(shí)同理。因此須把 HDB3碼的雙極性變換為單極性，以便 FPGA 器件對(duì)其進(jìn)行處理。當(dāng)輸入為‘ 1’時(shí)，就按 AMI 碼判其極性。 [1] 11 第三章 HDB3 編碼器的 FPGA 實(shí)現(xiàn) 編碼器實(shí)現(xiàn)分析 在數(shù)字基帶傳輸系統(tǒng)中，從信源輸出的信號(hào)一般是用“ 0”、“ 1”兩種狀態(tài)表示的單極性（ NRZ）碼。 第三步：檢查相鄰 V 符號(hào)間的非 0 符號(hào)的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的 V 符號(hào)的前一非 0 符號(hào)后的第 1 個(gè) 0 變?yōu)?+B 或 B 符號(hào)，且 B 的極性與前一非 0 符號(hào)的極性相反，并使后面的非 0 符號(hào)從 V 符號(hào)開始再交替變化。 NRZ全稱 NonReturn to Zero，即單極性不歸零碼。約束條件的設(shè)置主要包括時(shí)間約束和 面積約束。 進(jìn)行完設(shè)計(jì)規(guī)劃后，設(shè)計(jì)人員就可以按照模塊劃分來編寫各個(gè)模塊的 VHDL 程序，然后將各個(gè)模塊的 VHDL 程序組合在一起，從而完成整個(gè)設(shè)計(jì)的 VHDL 描述。 VHDL 設(shè)計(jì)硬件電路的方法 [5][6] VHDL 是 IEEE 所確認(rèn)的一種標(biāo)準(zhǔn)化硬件描述語言，它在設(shè)計(jì)描述的過程中有一定的設(shè)計(jì)流程可以遵循。 ? VHDL 還具有豐富的數(shù)據(jù)類型 。 1996 年， 成為 VHDL 的綜合標(biāo)準(zhǔn)。于是美國國防部提出了 VHSIC (Very High Speed Integrated Circuit) 計(jì)劃，目的是采用一種新的描述方法來進(jìn)行新一代集成電路的設(shè)計(jì)。 現(xiàn)代通信技術(shù)的發(fā)展隨著 VHDL等設(shè)計(jì)語言的出現(xiàn)和 ASIC 的應(yīng)用也進(jìn)入了一個(gè)新的設(shè)計(jì)階段，特別是，對(duì)數(shù)字通信系統(tǒng)的 ASIC 芯片的研究有著看得見的使用價(jià)值。 （ 3） FPGA 的制造工藝確定了 FPGA 芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，可達(dá)上萬個(gè)，而 PLD 一般只能做到 512 個(gè)邏輯單元，因此 FPGA 的平均邏輯單元成本大大低于 PLD。 PI 包括各種長度的 連線和一些可編程連接開關(guān)，通過它們把各個(gè) CLB， IOB按設(shè)計(jì)要求連接起來，構(gòu)成特定功能的電路。 起源于美國的 Xilinx 公司，該公司于 1985 年推出了世界上第一塊 FPGA 芯片。 [1]當(dāng)數(shù)字信號(hào)進(jìn)行長距離傳輸時(shí)，高頻分量的衰減隨距離的增大而增大，電纜中線對(duì)之間的電磁輻射也隨著頻率的增高而加劇，從而限制信號(hào)的傳輸距離和傳輸質(zhì)量，同時(shí)信道中往往還存在隔直流電容和耦合變壓器，他們不能傳輸直流分量及對(duì)低頻分量有較大的衰減，因此對(duì)于一般信道高頻和低頻部分均是受限的。然后介紹 HDB3 碼的編 譯 碼原理 以及其 特點(diǎn)。 利用 EDA 技術(shù) ，可對(duì)其 實(shí)現(xiàn)硬件設(shè)計(jì)軟件化，加速了數(shù)字系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。由于未經(jīng)調(diào)制的電脈沖信號(hào)所占據(jù)的頻帶通常從直流和低頻開始，因而稱為數(shù)字基帶信號(hào)。當(dāng)然，對(duì)傳輸碼型的選擇還需要編碼和 譯 碼設(shè)備盡量簡單等要求，但以上的幾點(diǎn)是最主要的考慮因素。 CLB 是實(shí)現(xiàn)邏輯設(shè)計(jì)的基本單元，它們排列為陣列，散布于整個(gè)芯片。 特點(diǎn) [4] 與 CPLD 相比 ， FPGA 有以下特點(diǎn)： （ 1） FPGA 的邏輯單元 從功能上而言，比 CPLD 的組合乘積項(xiàng)及宏單元要簡單得多，但是它可由邏輯單元的級(jí)聯(lián)來創(chuàng)建很大的函數(shù)功能。現(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)進(jìn)一步發(fā)展和結(jié)合使得集成電路的設(shè)計(jì)出現(xiàn)了兩個(gè)分支。 VHDL 硬件描 述語言 VHDL 簡介 [5] 20 世紀(jì) 70 年代末，美國國防部電子系統(tǒng)項(xiàng)目擁有很多的承包公司。 1987 件 12 月， IEEE 公布了 VHDL 的第 1 個(gè)工業(yè)標(biāo)準(zhǔn) 版本并宣布實(shí)施，其版本為 IEEE1076。如今，大多數(shù)的 EDA 工具都采用VHDL 來作為主要的硬件描述語言。當(dāng)一個(gè)設(shè)計(jì)描述完成以后，可以用多種不同的器 件結(jié)構(gòu)來實(shí)現(xiàn)其功能。通常情況下，設(shè)計(jì)中采用的設(shè)計(jì)方式包括直接設(shè)計(jì)，自頂向下設(shè)計(jì)和自底向上設(shè)計(jì)，一般采用自頂向下的設(shè)計(jì)方法。通常，綜合的結(jié)果是一個(gè)網(wǎng)表或者是一組邏輯方程。通常，裝配 (或布局布線 ) 后的仿真有時(shí)候被稱為后仿真。 [7] HDB3碼的編碼 規(guī)則 HDB3 碼是 AMI 碼的改進(jìn)型。 表 21 HDB3 譯碼舉例 HDB3 +1 0 1 0 +1 1 0 0 0 1 +1 0 0 +1 1 0 +1 破壞符V,B V +B +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 HDB3碼的檢錯(cuò) 能力 HDB3 碼具有檢錯(cuò)能力，當(dāng)傳輸過程中出現(xiàn)單個(gè)誤碼時(shí)，破環(huán)點(diǎn)序列的極性交替規(guī)律將受到破壞，因而可以在使用過程中監(jiān)測(cè)傳輸質(zhì)量。 HDB3 編碼器的設(shè)計(jì)思 路 4 連‘ 0’ 的檢 出加 V 及判 ‘ 1’ 極性 當(dāng)輸入遇到 4 連 ‘ 0’ 時(shí)，按編碼規(guī)則，須以 000V 或 B00V 取代。 整體思路原理如圖 31 所示。 表 33 CC4052 功能表 輸入 導(dǎo)通通道 INH A1 A0 L L L I0/O0O/I L L H I1/O1O/I L H L I2/O2O/I L H H I3/O3O/I H X X 無 把得到兩個(gè)輸出的分別接到 A1， A0 作地址控制端，便可使其輸出相應(yīng)電平。 補(bǔ) B 的操作要讀入 4 連 0 才能判決是否該執(zhí)行，這是以現(xiàn)在事件狀態(tài)去改變過去事件的狀態(tài)的問題。判斷其值須保持輸出，還是以 B 的值輸出。 當(dāng)重置信號(hào) rst 為 1 時(shí)，輸出清零，系統(tǒng)被重置。若檢測(cè)出 V，則雖對(duì)其前三碼進(jìn)行清零處理，因此須把前三碼存儲(chǔ)起來作延時(shí)輸出。 把相加器與 V 碼檢測(cè)合成一個(gè)模塊，同加入 n 連 0 的檢測(cè)。 V 碼、誤碼檢測(cè)程序在接收到第一個(gè)脈沖后 (zf=1)才開始執(zhí)行，之前的輸出都為 0。 分別對(duì)譯碼器的檢錯(cuò)能力作測(cè)試，結(jié)果如圖 45 ，圖 46 和圖 4 7 所示。由于 HDB3 碼是雙極性碼，而 FPGA 只能處理單極性。 use 。039。 signal reg2: std_logic_vector(3 downto 0) :=0000。039。139。 when 39。 vflag:=39。 if flag1=vflag then codeoutb=39。 codeoutb=39。 end if。 then codeout=00。 reg2(3)=reg2(2)。 codeout=reg2(3) amp。 entity hdb3dec is port(clk: in std_logic。 signal zf:std_logic:=39。 zp。039。 else codeoutv=00。 codeoutv=01。 else flagzf=39。then zf=39。 codeoutv=10。 end if。 reg(0)=codeoutv(0)。 reg(3)=reg(2)。 而 FPGA 廣泛應(yīng)用于通信、移動(dòng)設(shè)備、航空航天、自動(dòng)控制等領(lǐng)域，并有向計(jì)算密集型應(yīng)用 發(fā)展的趨勢(shì)。 2. 進(jìn)行設(shè)計(jì)的構(gòu)思和制作，并調(diào)試，預(yù)期時(shí)間 5 個(gè)星期。 指導(dǎo)教師意見： 學(xué)生簽名： 年 月 日 指導(dǎo)教師簽名： 年