【正文】 指導(dǎo)教師意見： 第 4 次檢查 學(xué) 生總結(jié)： 提交論文終稿，完成論文設(shè)計(jì) 最終 的撰寫 ， 最終設(shè)計(jì)把 HDB3 碼編譯碼器以 VHDL 語言實(shí)現(xiàn)了出來，并通過仿真驗(yàn)證了其功能正確， 把預(yù)期的設(shè)計(jì)目的達(dá)成 。 指導(dǎo)教師意見： 第 2 次檢查 學(xué)生總結(jié)： 已對論文 設(shè)計(jì) 所需的知識作學(xué)習(xí)研究， 主要學(xué)習(xí)內(nèi)容有通信碼型 HDB3 碼的編譯碼規(guī)則和其特點(diǎn)， EDA 設(shè)計(jì)的方法步驟和 VHDL 設(shè)計(jì) 語言等。 進(jìn)度安排： 時(shí)間： 07 學(xué)年上學(xué)期末 至 下學(xué)期 4 月 25 日 1. 學(xué)習(xí)研究與 論文 設(shè)計(jì)相關(guān)的理論的基礎(chǔ)知識，預(yù)期時(shí)間 4 個(gè)星期。 只要利用 PC 機(jī)就可基本完成整個(gè)設(shè)計(jì)。 附表 一 、 畢業(yè)論文開題報(bào)告 論文（設(shè)計(jì)）題目： 基于 FPGA 的 HDB3 碼編譯器設(shè)計(jì) 選題原因： 在數(shù)字通信中， HDB3 是常用的基帶傳輸碼型。 codeout=reg(4)。 end if。139。 29 end process。139。 codeoutv=01。 end if。then if t01 then t0=0。139。039。 codeoutv=01。 end if。then if t01 then t0=0。039。039。 end if。 then if t0=3 then coderror=39。 coderror=39。then codeoutv=00。 begin codein:=fp amp。 signal codeoutv:std_logic_vector(1 downto 0)。 architecture behv of hdb3dec is signal t0:integer:=0。 fp: in std_logic。 use 。 end if。 reg2(0)=codeouta(2)。 reg2(2)=reg2(1)。 else reg1(3)=reg1(2)。 26 else if codeouta(0)=39。139。 codeoutb。 end case。 when others = codeoutv=00。 codeoutv=00。 codeoutb=39。 end if。 flagv=39。039。 if flagv=39。 end if。039。 if (flag1=39。139。 codeoutb=39。 begin process(clk,rst) variable vflag: std_logic。 signal reg1: std_logic_vector(3 downto 0) :=0000。 signal codeoutv: std_logic_vector(1 downto 0) :=00。 signal flagv: std_logic :=39。 codein: in std_logic。 22 致 謝 23 參考文獻(xiàn) [1] 曹志剛、錢亞生，現(xiàn)代通信原理 [M]，北京： 清華大學(xué) 出版社， 1992,8 [2] 樊昌信 、張甫翔 、徐炳祥 ， 通信原理 [M]，北京：國 防工業(yè)出版， 2021,5 [3] 陳云洽 、 保延翔 ， CPLD 應(yīng)用技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì) [M]，北京：電子工業(yè)出版社，2021,5 [4] 段吉海、黃智偉，基于 CPLD/FPGA 的數(shù)字通信系統(tǒng)與設(shè)計(jì) [M]，北京：電子工業(yè)出版社， 2021,8 [5] 趙鑫 、蔣亮 ， VHDL 與數(shù)字電路設(shè)計(jì) [M]，北京：機(jī)械工業(yè)出版社， 2021,4 [6] Douglas L. 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HDB3 編碼器的 VHDL 完整程序 library ieee。最后， 通過 MAX+plus II 對其各個(gè)功能進(jìn)行 仿真 ， 驗(yàn)證 整個(gè) 設(shè)計(jì)的正確性。利用 EDA 技術(shù)進(jìn)行設(shè)計(jì)，重點(diǎn)在于 實(shí)現(xiàn) HDB3 的編碼過程和譯碼過程的處理，用 VHDL 對其功能進(jìn)行描述 。當(dāng)有誤碼被檢出， coderror 為 1。不包括延時(shí)，其輸出為 1 0 1 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1，結(jié)果與編碼器的輸入一致，說明譯碼器的譯碼功能正確。 程序流程如圖 43 所示。 n 連 0 的檢測與編碼 器 相似，若檢出 4 連 0 或兩相鄰脈沖為同極性但它們之間的連零數(shù)不符合要求 (不是 2 或 3)，則發(fā)出錯(cuò)誤提示 (coderror=‘ 1’ )。 還有兩個(gè)相鄰 同極性脈沖之間的連 0 數(shù)必定是 2 或3[13]，否則必有誤碼。 17 圖 42 HDB3 譯碼器模型 設(shè)計(jì)建模 根據(jù)譯碼器模型，相加器就是一個(gè)或操作， V 碼檢測模塊若檢出 V 碼便會向后面的扣 V 扣 B 塊的寄存器輸出一個(gè)清零信號，最后輸出 NRZ 碼。同時(shí)對兩條脈沖進(jìn)行檢測，監(jiān)察任一條脈沖序列兩個(gè)相鄰脈沖之間的輸傳時(shí)間內(nèi)，另一個(gè)脈沖序列是否有脈沖存在，若沒有脈沖存在，則說明受監(jiān)察的序列存在破壞符 V，且為兩個(gè)相鄰脈沖的后一個(gè)脈沖。 同時(shí)處理兩列脈沖，利用其相關(guān)性檢測破壞符 V 是否存在。 可 根據(jù)編碼 性質(zhì)判斷出 V 跟 B， V 跟前一 個(gè) 脈沖 (包括 B)同極性， 在沒有誤碼的情況下， 只要檢測到 相鄰的 兩個(gè) 脈沖是 同極性 ，就可以判斷出破環(huán)符 V，破壞符 V 與前面的三個(gè)編碼， 即 XXXV， 必定為取代節(jié) [12]，把它們?nèi)辶慵纯?。不包括延時(shí)，其 輸出結(jié)果為 01 00 11 01 00 00 00 01 00 00 00 11 01 11 00 00 11 00 00 11，其中 01 為“+1”， 11 為 “1”， 00 為 “0”，結(jié)果完全乎合 HDB3 的編碼規(guī)則。即直接把 codeoutA(2)amp。 根據(jù)收到的 codeoutA(0)可以知道是否要加 B，從而對已存的前三個(gè)碼元的最前 一個(gè)進(jìn)行操作。 程序執(zhí)行流程如圖 33 所示。這樣就可以使相鄰脈沖的極性也滿足交替規(guī)律 ，保持整個(gè)信號無直流分量。 flagV 極性標(biāo)識同理。如利用一個(gè)四選一的數(shù)據(jù)選擇器 CC4052（其功能表如表 33 所示），二維數(shù)組作為 CC4052 的選擇地址，在輸出端 out 可以得到符合規(guī)則的 “+1”、 “1”、 “0”變化波形。因此須把 HDB3碼的雙極性變換為單極性，以便 FPGA 器件對其進(jìn)行處理。其極性可根據(jù) B00V 來決定，因?yàn)?B00V 中 B 跟 V 是同極性的。當(dāng)輸入為‘ 1’時(shí)，就按 AMI 碼判其極性。 設(shè)計(jì)難點(diǎn)在于加 V, B 的判決。 [1] 11 第三章 HDB3 編碼器的 FPGA 實(shí)現(xiàn) 編碼器實(shí)現(xiàn)分析 在數(shù)字基帶傳輸系統(tǒng)中，從信源輸出的信號一般是用“ 0”、“ 1”兩種狀態(tài)表示的單極性（ NRZ）碼。 舉例如表 21 所示。 第三步：檢查相鄰 V 符號間的非 0 符號的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的 V 符號的前一非 0 符號后的第 1 個(gè) 0 變?yōu)?+B 或 B 符號，且 B 的極性與前一非 0 符號的極性相反，并使后面的非 0 符號從 V 符號開始再交替變化。然而在實(shí)際應(yīng)用中，人們發(fā)現(xiàn) 0 信號占有較大的比重，而連續(xù)的 0 信號對系統(tǒng)的同步以及時(shí)鐘頻率的提取較為不利，而采用 HDB3 碼是解決這一問題的方法之一。 NRZ全稱 NonReturn to Zero，即單極性不歸零碼。如果時(shí)序不能滿足，那么需要回到前面的步 驟重新進(jìn)行操作。約束條件的設(shè)置主要包括時(shí)間約束和 面積約束。 4) 綜合、優(yōu)化和裝配 (或者布局布線 ) 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級別抽象的一種方法，簡單地說，就是將設(shè)計(jì)的描述轉(zhuǎn)化成底層電路表示。 進(jìn)行完設(shè)計(jì)規(guī)劃后，設(shè)計(jì)人員就可以按照模塊劃分來編寫各個(gè)模塊的 VHDL 程序，然后將各個(gè)模塊的 VHDL 程序組合在一起，從而完成整個(gè)設(shè)計(jì)的 VHDL 描述。設(shè)計(jì)規(guī)劃的主要任務(wù)是進(jìn)行設(shè)計(jì)方式的選擇以及是否進(jìn)行模塊劃分。 VHDL 設(shè)計(jì)硬件電路的方法 [5][6] VHDL 是 IEEE 所確認(rèn)的一種標(biāo)準(zhǔn)化硬件描述語言，它在設(shè)計(jì)描述的過程中有一定的設(shè)計(jì)流程可以遵循。 3）獨(dú)立于器件的設(shè)計(jì)，與工藝無關(guān) 用 VHDL 進(jìn)行硬件電路設(shè)計(jì)時(shí)，并不需要首先考慮選擇完成設(shè)計(jì)的器件，也就是說， VHDL 并沒有嵌入具體的技術(shù)和工藝約定，設(shè)計(jì)人員可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化，不需要考慮其他問題。 ? VHDL 還具有豐富的數(shù)據(jù)類型 。正是因?yàn)橛辛?VHDL 這一功能強(qiáng)大的硬件描述語言，電子系統(tǒng)的硬件設(shè)計(jì)軟件化才真正成為現(xiàn)實(shí)。 1996 年， 成為 VHDL 的綜合標(biāo)準(zhǔn)。 1986 年， IEEE 致力于 VHDL 的標(biāo)準(zhǔn)化工作，同期成立了一個(gè) VHDL 標(biāo)準(zhǔn)化小組。于是美國國防部提出了 VHSIC (Very High Speed Integrated Circuit) 計(jì)劃，目的是采用一種新的描述方法來進(jìn)行新一代集成電路的設(shè)計(jì)。 EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合起來，實(shí)現(xiàn)了硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。 現(xiàn)代通信技術(shù)的發(fā)展隨著 VHDL等設(shè)計(jì)語言的出現(xiàn)和 ASIC 的應(yīng)用也進(jìn)入了一個(gè)新的設(shè)計(jì)階段，特別是，對數(shù)字通信系統(tǒng)的 ASIC 芯片的研究有著看得見的使用價(jià)值。 EDA技術(shù) [4] 隨著社會生產(chǎn)力發(fā)展到了新的階段，各種電子新產(chǎn)品的開發(fā)速度越來越快。 （ 3） FPGA 的制造工藝確定了 FPGA 芯片中包含的 LUT 和觸發(fā)器的數(shù)量非常多，可達(dá)上萬個(gè)，而 PLD 一般只能做到 512 個(gè)邏輯單元，因此 FPGA 的平均邏輯單元成本大大低于 PLD。用戶可控制加載過程，在現(xiàn)場修改器件邏輯功能，即現(xiàn)場可編程。 PI 包括各種長度的 連線和一些可編程連接開關(guān)，通過它們把各個(gè) CLB， IOB按設(shè)計(jì)要求連接起來，構(gòu)成特定功能的電路。 [3] FPGA 基本 結(jié)構(gòu) 及特點(diǎn) 基本結(jié)構(gòu) [3] 典型的 FPGA 結(jié)構(gòu)如圖 11 所示，它通常包含三類可編程資源：可編程邏輯功能塊 CLB(Configurable Logic Blocks)，可編程 I/O 模塊 IOB(Input/Output Block)和可編程內(nèi)部互連 PI(Programmable Interconnect)。 起源于美國的 Xilinx 公司，該公司于 1985 年推出了世界上第一塊 FPGA 芯片。實(shí)際傳輸 中希望 能 及時(shí) 監(jiān)視誤碼，如果傳輸碼型有一定的規(guī)律性，那么就可以根據(jù)這一規(guī)律性來檢測傳輸 的 質(zhì)量，以便做到自動(dòng)監(jiān)測，因此，傳輸碼型應(yīng)具有一定的誤碼檢測能力。 [1]當(dāng)數(shù)字信號進(jìn)行