【正文】 ............................ 17 扣 Ｖ 扣 Ｂ 的實現(xiàn) .......................................................................................................... 18 軟件仿真 .............................................................................................................19 第五章 結(jié)論 .......................................................................................................................................................... 21 致 謝 ................................................................................................................................................................ 22 參考文獻 ................................................................................................................................................................ 23 附 錄 ................................................................................................................................................................ 24 A. HDB3 編碼器的 VHDL 完整程序 ..........................................................................24 B. HDB3 譯碼器的 VHDL 完整程序 ..........................................................................27 1 第一章 前言 HDB3碼的簡述 在數(shù)字傳輸系統(tǒng)中，其傳輸對象通常是二元數(shù)字信息。數(shù)字基帶信號是數(shù)字信息的電脈沖表示，不同形式的數(shù)字基帶信號(又稱為碼型 )具有不同的頻譜結(jié)構(gòu)，合理地設(shè)計數(shù)字基帶信號以使數(shù)字信 息變換為適合給定信道傳輸特性的頻譜結(jié)構(gòu)，是基帶傳輸首要考慮的問題。傳輸碼型中應(yīng)含有定時時鐘信息，以利于 接 收端提取定時時鐘，在基帶傳輸系統(tǒng)中，定時信 息是在接收端 恢復(fù) 原始信息所必需的。 由于 HDB3 碼又叫三階高密度雙極 性碼 (High Density Bipolar of order 3)[2]具有無直流分量，低頻分量少， 而 且連“ 0”電平不 會 超過三個等特點， 有利于 信號的恢復(fù)和檢驗，因而被廣泛得到應(yīng)用，是一種重要的基帶傳輸碼型。它將 VLSI 邏輯集成的優(yōu)點和可編程器件設(shè)計靈活、制作及上市快速的長處結(jié)合，使設(shè)計者在 FPGA 開發(fā)系統(tǒng)軟件的支持下，可在現(xiàn)場直接根據(jù)系統(tǒng)要求定義和修改其邏輯功能，使一個包含數(shù)千個、數(shù)萬個邏輯門的數(shù)字系統(tǒng)可在幾天之內(nèi)完成設(shè)計并且實現(xiàn)，將以前由許多 TTL， PLD， EPLD 執(zhí)行的邏輯功能集成到單一芯片的 FPGA 上。 CLB 的功能很強，不僅實現(xiàn)邏輯函數(shù)，還可配置為 RAM等復(fù)雜形式。使用 SRAM 的 FPGA 器件，工作前需從芯片外部加載配置數(shù)據(jù)。 （ 2） PLD 適合用于復(fù)雜組合邏輯。 （ 5） FPGA 器件具有較小的基本邏輯單元，適合實現(xiàn)流水線結(jié)構(gòu)的設(shè)計，也可以利 4 用邏輯單元的級連來實現(xiàn)較長的數(shù)據(jù)通路。一個是傳統(tǒng)的更高集成度的集成電路的進一步研究；另一個是利用高層次VHDL/Verilog 等 硬件描述語言對新型器件 FPGA/CPLD 進行專門設(shè)計，使之成為專用集成電路（ ASIC）。它以 EDA 軟件工具為開發(fā)環(huán)境， 采用硬件描述語 言（ Hardware Description Language, HDL），以可編程器件為實驗載體，實現(xiàn)源代碼編程、自動邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等功能，以 ASIC、 SOC 芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化的設(shè)計技術(shù)。由于各個公 5 司的文化背景和技術(shù)等方面的原因。提出這個語言的目標(biāo)只是使電路文本化成標(biāo)準(zhǔn)，目的是為了使文本描述的電路設(shè)計能夠為其他人所理解，同時也可以作為一種模型語言并能采用軟件進行仿真。 1988 年， Milstd454 規(guī)定所有為美國國防部設(shè)計的 ASIC 產(chǎn)品必須采用 VHDL 來進行描述。自此， VHDL 在我國迅速開始普及。 VHDL 的優(yōu)點 [4] VHDL 迅速普及主要源于其強大的自身功能和特點。這樣便給硬件描述帶來了較大的自由度，使設(shè)計人員能夠方 6 便地使用 VHDL 創(chuàng)建高層次的系統(tǒng)模型。 4）易于移植和設(shè)計資源共享 由于 VHDL 是一種國際標(biāo)準(zhǔn)化的硬件描述語言，對于同一個設(shè)計描述，它可以移植到符合相同標(biāo)準(zhǔn)的任意系統(tǒng)或平臺上運行。設(shè)計規(guī)范的定義將對后面的設(shè)計步驟起到提綱挈領(lǐng)的作用，它相當(dāng)于系統(tǒng)設(shè)計的總體方案。 模塊劃分是設(shè)計過程中一個非常重要的步驟。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計錯誤，設(shè)計人員往往需要修改 VHDL 描述，然后再重新進行綜合、化和裝配 (或者布局布線 ) 等后 續(xù)操作，如此反反復(fù)復(fù)，將會浪費大量的時間和人力物力。 優(yōu)化是指將設(shè)計的時延縮到最小和有效利用資源。通常，裝配用來描述對一定的 CPLD 的資源進行分配的過程；布局布線則是將綜合和優(yōu)化后生成的邏輯規(guī)劃到一個 FPGA 的邏輯結(jié)構(gòu)中，然后將各邏輯單元放置到相應(yīng)優(yōu)化的位置，最后在邏輯元胞之間、邏輯元胞和 I/O 口之間進行布線。 6) 器件編程 器件編程就是將設(shè)計描述經(jīng)過編譯、綜合、優(yōu)化和裝配 (或者布局布線 ) 后的結(jié)果， 8 經(jīng)過一定的映射轉(zhuǎn)化成器件編程所需要的數(shù)據(jù)文件格式，然后通過燒片器或者下載電纜將數(shù)據(jù)文件下載到器件中的過程。為克服 NRZ 信號存在直 流分量以及豐富的高頻分量，一般采用雙極型歸零碼AMI(Alternate Mark Inversion)： 0 信號依然無脈沖， 1 信號采用兩種交替極性的脈沖傳輸，占空比為 50% 。它克服了 AMI 碼的長連 0 串現(xiàn)象。 表 21 HDB3 編碼舉例 代碼 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 HDB3 +1 0 1 +1 0 0 0 +V 0 1 +1 B 0 0 V 0 +1 10 HDB3碼的譯碼 規(guī)則 HDB3 碼的譯碼是編碼的逆過程，其譯碼相對于編碼較簡單。但單個誤碼有時會在接收端譯碼后產(chǎn)生多個誤碼。由 HDB3碼的編碼規(guī)則可知，編碼器的工作主要是是按 AMI 碼對信號進行編碼，判斷是否應(yīng)該加入破壞符 V， V 加入后是否該補 B。因此需要先有一個 4 連 ‘ 0’ 檢出模塊 [10]。可以在加 V 的時候 根據(jù)前一個 V 和 4 連 ‘ 0’ 碼前一脈沖的極性， 去 判斷加 B，還是保持 ‘ 0’ 碼。 圖 31 HDB3 編碼器實現(xiàn)原理圖 12 加 B00V 還是加 000V，可根據(jù)如表 31 中相關(guān)的極性關(guān)系進行判斷。如表 32 所示 ， 其中低位與其本來數(shù)值相符，高位則以 0 來標(biāo)識‘ +’ ,用 1 來標(biāo)識‘ ’。 13 4 連 0 的檢出 ， AMI 編碼 及插 V 先 進行 4 連 0 的檢出， 再 把輸入的 NRZ 按 AMI 編碼，用 t0 記錄連 0 的情況 ，若檢出 4 連 0 ( t0=3) 就進行加 V 的操作，整個過程都須記錄前一個 V 的極性和前一 非 V 脈沖的極性，分別用 flagV， flag1 標(biāo)識。 其輸出 的前兩位是經(jīng)插 V 后的 AMI 碼，最低位是給下一流程補 B 作判決。因此，須要 4 位移位寄存器，把之前的碼元先存起，產(chǎn)生時延，使補 B 操作能在正式輸出前執(zhí)行。s0(4)和 s1(3)amp。由于 B00V 中的 B 和 V 極性相同，即其所用標(biāo)識符一致，即同為 11 或 01。 15 軟件仿真 運 用 MAX+plus II 對編寫好的 VHDL 文件進行編譯仿真，仿真結(jié)果如圖 33 所示。 rst 為 0 時，重新編碼， 同樣會有 4 個半周期的時延， 如圖 34 所示。 HDB3編碼器 的設(shè)計思路 若要處理 HDB3 碼，則須要先將其雙極性轉(zhuǎn)換成適合 FPGA 的單極性。 V 的檢測 經(jīng)過整流電路的處理，把 HDB3 碼分成兩列序列。 扣 V 扣 B 若判斷出 V 的存在，就把 V 跟前三個碼都清零。由編碼規(guī)則可知， HDB3 碼不可能有 4 連 0 出現(xiàn)。用 flagzf 標(biāo)識 前一個脈沖的正負 極性 ， flag=0 為正， flag=1 為負 。 程序流程如圖 43 所示。 圖 44 HDB3 碼譯碼器仿真波形 參考編碼器的輸出結(jié)果，編碼器的 “1”由 11 表示，而譯碼器的 “1”由 10 表示，用 10 替換 11，把編碼器的輸出結(jié)果作為譯碼器的輸入。 因為 HDB3 碼連 0 數(shù)不可能多于 3 個，相鄰兩脈沖若同極性，其之間的連 0 數(shù)應(yīng)為 2 或 3，因此若檢查出碼流中有超出 3 連個 0，同極性 “11 ”或 “101”即為誤碼。 若有誤碼被檢出， coderror 為 1，且之后的譯碼結(jié)果也不可能正確，用戶可根據(jù)檢錯提示進行相應(yīng)操作， 例 如請求發(fā)信端把 出 錯的碼流段重發(fā)。因此在實際應(yīng)用中須外加輔助電路，使單雙極性實現(xiàn)相互轉(zhuǎn)換。 在整個設(shè)計過程中，我獲益不少。 entity hdb3enc is port(clk: in std_logic。 end hdb3enc。 signal flag1: std_logic :=39。039。 signal add_b : std_logic。139。 t0=0。 codeoutb=39。) then codeoutv=11。 flag1=39。039。 then codeoutv=11。039。 vflag:=39。039。 end if。039。039。 end if。 clk_b=not clk。 reg1=0000。 then reg1(3)=codeouta(1)。 end if。 reg2(1)=reg2(0)。 reg1(3)。 end bhv。 clr: in std_logic。 coderror: out std_logic)。039。 signal clk_b:std_logic。 if rising_edge(clk) then if clr=39。 zf=39。 else case codein is when 00 = if zf=39。 else t0=t0+1。 28 end if。139。 else if flagzf=39。 else coderror=39。039。 end if。139。 else if flagzf=39。 else coderror=39。139。 end if。 end if。 clk_b=not clk。039。 reg(2)=reg(1)。 end process。 兩者都有學(xué)習(xí)研究的意義。 希望透過本次設(shè)計，使自己對數(shù)字通信碼型有進一步理解，掌握利用 EDA技術(shù)來完成一個電子系統(tǒng)的方法和步驟。 3. 撰寫論文，預(yù)期時間 3 個星期。 正著手于構(gòu)想 自己 設(shè)計的實