【正文】 nto 0)。 then codeoutv=00。039。139。 flagv=39。139。 else t0=t0+1。 t0=0。 process(clk_b) begin if rising_edge(clk_b) then if rst=39。 reg2(3)=codeouta(2)。 reg1(0)=codeouta(1)。 27 B. HDB3 譯碼器的 VHDL 完整程序 library ieee。 end hdb3dec。 begin process(clk,clr) variable codein: std_logic_vector(1 downto 0)。039。 codeoutv=00。 flagzf=39。139。 when 10 = if zf=39。139。 t0=0。 end if。 else reg(4)=reg(3)。 end behv。與此同時增加 自己設(shè)計電子系統(tǒng)的經(jīng)驗。 指導(dǎo)教師意見： 第 3 次檢查 學(xué)生總結(jié)： 完成論文初 稿 的編寫，給出論文的大致框架與內(nèi)容 ，主要是關(guān)于論文設(shè)計的背景知識簡述，并給出自己對設(shè)計流程的構(gòu)想和實現(xiàn)方法， 正著手于設(shè)計方案的整理調(diào)試。 同時參閱了一定數(shù)量的技術(shù)性文章， 主要是關(guān)于 HDB3 碼的編碼器和譯碼器的實現(xiàn)方面的文章。 思路 ， 方法： 先對 HDB3 碼編譯碼規(guī)則和 FPGA 器件編程的內(nèi)容進(jìn)行進(jìn)一步的學(xué)習(xí)了解， 準(zhǔn)備利用 VHDL 對 HDB3 碼的編譯過程進(jìn)行實現(xiàn)。 end if。 then reg(4)=39。 end case。 else flagzf=39。 codeoutv=01。 end if。 codeoutv=10。 then zf=39。139。 t0=0。 signal reg: std_logic_vector(4 downto 0) :=00000。 codeout: out std_logic。 end process。 reg1(1)=reg1(0)。139。 end process。 codeoutb=39。139。139。139。 25 else codeoutv=01。 = t0=0。 begin if rising_edge(clk) then if rst=39。 signal codeoutb: std_logic :=39。 codeout: out std_logic_vector(1 downto 0))。 由于 利用 EDA 對電子系統(tǒng) 進(jìn)行 設(shè)計的經(jīng)驗不 多 ， 本設(shè)計只實現(xiàn)對 HDB3 碼進(jìn)行簡單的編譯功能，但整個設(shè)計 程序 顯得有點復(fù)雜。 圖 45 HDB3 碼譯碼器檢 測 長連 0 的仿真 圖 46 HDB3 碼譯碼器檢測同極性 “11”的仿真 圖 47 HDB3 碼譯碼器檢測同極性 “101”的仿真 由檢錯的仿真結(jié)果可知，設(shè)計的譯碼器能檢出 HDB3 的部分誤碼。 19 圖 43 扣 Y 扣 B 的流程 軟件仿真 運用 MAX+plus II 對編寫好的 VHDL 程序進(jìn)行仿真，仿真如圖 44 所示 。 V 碼、誤碼 檢測 把經(jīng)過雙 /單極性轉(zhuǎn)換的兩列脈沖信號以一個兩位邏輯向量 codein 標(biāo)識，即codein=“ 00”代表無脈沖輸入，“ 01”代表有正脈沖輸入，“ 10”代表有負(fù)脈沖輸入。 通過 V 的檢測后 可用把兩序列相加在一起，以單極性輸出。最后，把雙極性碼轉(zhuǎn)換為單極性碼輸出。codeoutA(1)賦值給第四位寄存器。 圖 33 補 B 程序的流程 圖 33 中， s1(4)amp。程序設(shè)計流程圖如圖 32 所示。將 HDB 碼的‘ +1’，‘ 0’，‘ 1’用數(shù)字信號 1,0 重新編碼，用 01 編碼‘ +1’，用 00 編碼‘ 0’，用 11 編碼‘ 1’ 。 取代節(jié) 選取 當(dāng)檢出 4 連 ‘ 0’ 時，除了加 V 外，還 須 要考慮用 B 取代第一 個 ‘ 0’ ，還是保持第一個 ‘ 0’ 不變地輸出。 [9]因此， HDB3 編碼器的主要轉(zhuǎn)換對象就是 NRZ 碼。 例如 ，如表 21 所示 的例子。即信號 1 有脈沖，信號 0 無脈沖，占空比 100% 。 對設(shè)計描述進(jìn)行完綜合和優(yōu)化操作后， EDA 工具需要將綜合和優(yōu)化的邏輯結(jié)果分配到一個邏輯器件中。 3) VHDL 程序仿真 在設(shè)計流程中，綜合、優(yōu)化和裝配 (或者布局布線 )等后續(xù)操作往往需要花費大量的時間。一般來講， VHDL 的設(shè)計流程主要包括以下幾個步驟： 1) 設(shè)計規(guī)范的定義 采用 VHDL 進(jìn)行設(shè)計描述之前，設(shè)計人員首先要對電子系統(tǒng)的設(shè)計目的和設(shè)計要求有一個明確、清晰的認(rèn)識，然后形成 整 體設(shè)計規(guī)范的定義，這一步驟對以后的設(shè)計來說是非常重要的。 即可以支持預(yù)定義的數(shù)據(jù)類型，也可以自己定 義數(shù)據(jù)類型。 1995 年，我國國家技術(shù)監(jiān)督局制定的《 CAD 通用技術(shù)規(guī)范》推薦 VHDL 作為我國電子設(shè)計自動化硬件描述語言的國家標(biāo)準(zhǔn)。 1986 年，工作小組在美國國防部組織上正式成立，不久提出了一種新的硬件描述語言 VHDL (VHSIC Hardware Description Language，甚高速集成電路硬件描述語言 )。 EDA（ Electronic Design Automation）即電子設(shè)計自動化，它的定義是指利用計算機來完成電子系統(tǒng)的設(shè)計。 （ 4）在 CPLD 器件內(nèi)可以通過邏輯陣列將大型函數(shù)在一級邏輯中實現(xiàn)，具有較高的系統(tǒng)運行速度，并且其易于確定的時序參數(shù)也有助于邏輯分析工作，但是它的寄存器資源相對 FPGA 較少。 3 圖 11 FPGA 器件的基本結(jié)構(gòu) FPGA 器件的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，工作時，配置數(shù)據(jù)存放于片內(nèi)的 SRAM 或熔絲圖上。在這二十年的 發(fā)展過程中， FPGA 的硬件體系結(jié)構(gòu)和軟件開發(fā)工具都在不斷的完善，日趨成熟。 對于以上信道 ， 要求所 使 用 傳輸碼型的頻譜不含直流分量，并且 低頻分量和高頻分量 都很少 。 最后， 對 HDB3 碼的編譯碼原理進(jìn)行 重點 分析 ，并且 以 VHDL 語言 為主， 分別對編碼器部分和 譯 碼器部分的 具體 實現(xiàn)方法進(jìn)行 說明 ， 給出具體設(shè)計的思考方案和程序流程圖，并對設(shè)計方案進(jìn)行軟件仿真，同時給出仿真結(jié)果 并對其進(jìn)行分析 ， 證明 設(shè)計方案的正確性。 FPGA 具有成本低、可靠性高、開發(fā)周期短、可重復(fù)編程等特點 。這些離散波形可以是未經(jīng)調(diào)制的不同電平信號，也可以是調(diào)制后的信號形式。實際傳輸 中希望 能 及時 監(jiān)視誤碼，如果傳輸碼型有一定的規(guī)律性，那么就可以根據(jù)這一規(guī)律性來檢測傳輸 的 質(zhì)量，以便做到自動監(jiān)測，因此，傳輸碼型應(yīng)具有一定的誤碼檢測能力。 [3] FPGA 基本 結(jié)構(gòu) 及特點 基本結(jié)構(gòu) [3] 典型的 FPGA 結(jié)構(gòu)如圖 11 所示，它通常包含三類可編程資源：可編程邏輯功能塊 CLB(Configurable Logic Blocks)，可編程 I/O 模塊 IOB(Input/Output Block)和可編程內(nèi)部互連 PI(Programmable Interconnect)。用戶可控制加載過程，在現(xiàn)場修改器件邏輯功能，即現(xiàn)場可編程。 EDA技術(shù) [4] 隨著社會生產(chǎn)力發(fā)展到了新的階段，各種電子新產(chǎn)品的開發(fā)速度越來越快。 EDA 技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計自動技術(shù)結(jié)合起來，實現(xiàn)了硬件設(shè)計軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計的效率，降低了設(shè)計成本。 1986 年， IEEE 致力于 VHDL 的標(biāo)準(zhǔn)化工作，同期成立了一個 VHDL 標(biāo)準(zhǔn)化小組。正是因為有了 VHDL 這一功能強大的硬件描述語言，電子系統(tǒng)的硬件設(shè)計軟件化才真正成為現(xiàn)實。 3）獨立于器件的設(shè)計，與工藝無關(guān) 用 VHDL 進(jìn)行硬件電路設(shè)計時，并不需要首先考慮選擇完成設(shè)計的器件，也就是說， VHDL 并沒有嵌入具體的技術(shù)和工藝約定，設(shè)計人員可以集中精力進(jìn)行設(shè)計的優(yōu)化，不需要考慮其他問題。設(shè)計規(guī)劃的主要任務(wù)是進(jìn)行設(shè)計方式的選擇以及是否進(jìn)行模塊劃分。 4) 綜合、優(yōu)化和裝配 (或者布局布線 ) 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級別抽象的一種方法，簡單地說，就是將設(shè)計的描述轉(zhuǎn)化成底層電路表示。如果時序不能滿足，那么需要回到前面的步 驟重新進(jìn)行操作。然而在實際應(yīng)用中，人們發(fā)現(xiàn) 0 信號占有較大的比重，而連續(xù)的 0 信號對系統(tǒng)的同步以及時鐘頻率的提取較為不利，而采用 HDB3 碼是解決這一問題的方法之一。 舉例如表 21 所示。 設(shè)計難點在于加 V, B 的判決。其極性可根據(jù) B00V 來決定，因為 B00V 中 B 跟 V 是同極性的。如利用一個四選一的數(shù)據(jù)選擇器 CC4052（其功能表如表 33 所示），二維數(shù)組作為 CC4052 的選擇地址，在輸出端 out 可以得到符合規(guī)則的 “+1”、 “1”、 “0”變化波形。這樣就可以使相鄰脈沖的極性也滿足交替規(guī)律 ，保持整個信號無直流分量。 根據(jù)收到的 codeoutA(0)可以知道是否要加 B，從而對已存的前三個碼元的最前 一個進(jìn)行操作。不包括延時，其 輸出結(jié)果為 01 00 11 01 00 00 00 01 00 00 00 11 01 11 00 00 11 00 00 11，其中 01 為“+1”， 11 為 “1”， 00 為 “0”，結(jié)果完全乎合 HDB3 的編碼規(guī)則。 同時處理兩列脈沖，利用其相關(guān)性檢測破壞符 V 是否存在。 17 圖 42 HDB3 譯碼器模型 設(shè)計建模 根據(jù)譯碼器模型，相加器就是一個或操作， V 碼檢測模塊若檢出 V 碼便會向后面的扣 V 扣 B 塊的寄存器輸出一個清零信號，最后輸出 NRZ 碼。 n 連 0 的檢測與編碼 器 相似，若檢出 4 連 0 或兩相鄰脈沖為同極性但它們之間的連零數(shù)不符合要求 (不是 2 或 3)，則發(fā)出錯誤提示 (coderror=‘ 1’ )。不包括延時，其輸出為 1 0 1 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1，結(jié)果與編碼器的輸入一致，說明譯碼器的譯碼功能正確。利用 EDA 技術(shù)進(jìn)行設(shè)計，重點在于 實現(xiàn) HDB3 的編碼過程和譯碼過程的處理，用 VHDL 對其功能進(jìn)行描述 。 22 致 謝 23 參考文獻(xiàn) [1] 曹志剛、錢亞生，現(xiàn)代通信原理 [M]，北京： 清華大學(xué) 出版社， 1992,8 [2] 樊昌信 、張甫翔 、徐炳祥 ， 通信原理 [M]，北京：國 防工業(yè)出版， 2021,5 [3] 陳云洽 、 保延翔 ， CPLD 應(yīng)用技術(shù)與數(shù)字系統(tǒng)設(shè)計 [M]，北京：電子工業(yè)出版社，2021,5 [4] 段吉海、黃智偉，基于 CPLD/FPGA 的數(shù)字通信系統(tǒng)與設(shè)計 [M]，北京：電子工業(yè)出版社， 2021,8 [5] 趙鑫 、蔣亮 ， VHDL 與數(shù)字電路設(shè)計 [M]，北京：機械工業(yè)出版社， 2021,4 [6] Douglas L. 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