【正文】 塊用組合邏輯判斷 狀態(tài)的 邏輯輸出 ， 其 VHDL代碼如下： process (clk,wr,input,start) begin //第一個(gè)進(jìn)程模塊用同步時(shí)序描述狀態(tài)轉(zhuǎn)移 if wr = 39。狀態(tài)機(jī)FSM的當(dāng)前狀態(tài)，由變量 state記錄。因此這個(gè)模塊在整個(gè) CPU的設(shè)計(jì)中是最關(guān)鍵的也是最難精準(zhǔn)實(shí)現(xiàn)的模塊。 elsif fload =39。 LSR 指令組分為帶進(jìn)位的循環(huán)左移和不帶進(jìn)位的算術(shù)左移操作 。取操作數(shù)單元在數(shù)據(jù)選擇的控制信號(hào)控制下，可以選取一個(gè)或者兩個(gè)操作數(shù)輸入執(zhí)行單元。 toreg_rd=ram(conv_integer(fromrd))。 時(shí)鐘發(fā)生器的外部接口如圖 35。 通過上一章的流水線分析部分、指令時(shí)序分析部分和程序存儲(chǔ)器模塊分析部分可以得到，在指令寄存器模塊中，當(dāng)前存放的并不是 CPU正在執(zhí)行的指令，而是下一條指令 。因?yàn)槌绦蛴?jì)數(shù)器可以尋址到 256條指令，所以程序存儲(chǔ)器也必需可以至少存放 128 條 16 位的指令 ,這樣只需申請(qǐng)一個(gè)變量 Ram，有 256個(gè)元素 ,每個(gè)元素 16 位即可。 圖 31 PC 模塊外部接口信號(hào) 圖 31 所示是從外部看的 PC 模塊的接口。第一種是在所有需要傳送數(shù)據(jù)的部件創(chuàng)建一條直接通路，采用多路選擇器或者緩沖器為那些有多個(gè)數(shù)據(jù)源的寄存器從多個(gè)可能的輸入中選擇一個(gè)，這種方案適用于規(guī)模比較小的微處理器設(shè)計(jì)。這種劃分將 CPU 的運(yùn)算、執(zhí)行單元與控制部件分離開，是非常合理、自然的。取指單元和執(zhí)行單元共同構(gòu)成了 CPU 的微控制單元。有些模塊是比較簡(jiǎn)單的像指令寄存器 (IR)，有些模塊則是比較難的像 ALU模塊和控制單元模塊。 CPU 整體結(jié)構(gòu)即設(shè)計(jì)思想 在設(shè)計(jì) CPU 之前整個(gè)結(jié)構(gòu)的特性及由哪些模塊組成，這些模塊之間的 互連關(guān)系以及整個(gè) CPU 的最后輸出信號(hào)等都是要事先定義好的 .。在時(shí)鐘上升沿 PC產(chǎn)生進(jìn)入PCRAM的地址，由于 PCRAM 有反應(yīng)時(shí)間，經(jīng)過一段很短的時(shí)間讀出指令，在下一個(gè)時(shí)鐘上升沿到來時(shí)，指令寄存器鎖存指令，然后開始對(duì)指令進(jìn)行譯碼，并產(chǎn)生操作數(shù)、目的存儲(chǔ)器／寄存器地址、寫信號(hào)及各種控制信號(hào)。 表 2 指令編碼 指令類型 指令機(jī)器碼 ADD 0001 0000 r r r r d d d d SUB 0010 0000 r r r r d d d d AND 0011 0000 r r r r d d d d OR 0100 0000 r r r r d d d d LSL 0101 0000 0000 d d d d LSR 0110 0000 0000 d d d d MOV 0111 LLLL HHHH d d d d ST 1000 0000 0000 d d d d LD 1001 0000 0000 d d d d SLEEP 1011 0000 0000 0000 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 8 指令時(shí)序分析 RISC 與流水線 指令的執(zhí)行分成兩個(gè)階段：取指階段和執(zhí)行階段。所有的指令碼都很容易譯碼。再次，該微處理器采用了硬布線邏輯代替微程序控制的方法，提高了指令的執(zhí)行速度和效 率。結(jié)構(gòu)見圖 22 所示： 圖 22 馮 .諾依曼結(jié)構(gòu)圖 這種結(jié)構(gòu)有兩個(gè)明顯的缺點(diǎn)： （ 1） CPU 中控制器和運(yùn)算器的速度必須與存儲(chǔ)器的速度相匹配； （ 2） 指令和數(shù)據(jù)的流動(dòng)都通過同一條總線，使指令和數(shù)據(jù)的獨(dú)立性消弱； 目前， RISC 架構(gòu)的微處理器都采用哈佛結(jié)構(gòu)，這種結(jié)構(gòu)具有分離地址總線的兩 個(gè)存儲(chǔ)器，其中一個(gè)放程序，另一個(gè)放數(shù)據(jù)，其指令和數(shù)據(jù)空間完全分開，可以同時(shí)訪問，且一次讀出，簡(jiǎn)化控制電路，提高數(shù)據(jù)的吞吐率 [12]。 執(zhí)行指令：根據(jù)分析指令時(shí)產(chǎn)生的“操作命令”形成相應(yīng)的操作控制序列， 通過運(yùn)算器、存儲(chǔ)器及輸入輸出的執(zhí)行，實(shí)現(xiàn)每條指令的功能，其中包括對(duì)運(yùn)算結(jié)果的處理及下條指令地址的形成。 第五章 CPU 的仿真驗(yàn)證。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 3 課題 工作內(nèi)容 本文一共分為七章。在 20 世紀(jì) 90 年代中期之前，大多數(shù)的微處理器都采用 CISC 體系 包括 Intel 的 80x86 和 Motorola 的 6sK 系列等 [6]。 （ 4） 具有良好的可移植能力 。因此研究 8位 CPU內(nèi)核具有廣泛的現(xiàn)實(shí)意義 ,由于其具有較高的處理性能和較少的資源占用，故具有更加廣泛的應(yīng)用前景。其中 CPU是 SOC的重要組成部分，可以完成簡(jiǎn)單的數(shù)據(jù)處理，內(nèi)存的調(diào)度，中斷處理等操作。 最后 采用 QUARTUSII對(duì)設(shè)計(jì)進(jìn)行了 仿真測(cè)試， 結(jié)果 表明設(shè)計(jì)實(shí)現(xiàn)了微處理器的主要 功能 。簡(jiǎn)單來說， SOC是一種將多個(gè)獨(dú)立的 VLSI設(shè)計(jì)拼合在一起，來形成某一應(yīng)用所需的全部功能的集成電路，以其高集成度、低功耗等優(yōu)點(diǎn)越來越受歡迎 [1]。 微處理器的概況 微處理器是計(jì)算機(jī)系統(tǒng)中非常之重要的核心組成部分，它用來控制計(jì)算機(jī)的各種操作過程，通常也被稱為 CPU，即中央處理器。不難看出，采用自頂向下的設(shè)計(jì)方法實(shí)際上就是基于芯片的系統(tǒng)設(shè)計(jì)方法，這種方法有助于在設(shè)計(jì)早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，提高設(shè)計(jì)成功率。 2. CISC指令集和 RISC指令集 CISC 是一種為了便于編程和提高內(nèi)存訪問效率的芯片設(shè)計(jì)體系。典型的 RISC 處理器具有以下特點(diǎn)： （ 1） 指令功能簡(jiǎn)單，各指令的復(fù)雜度分布均衡，有利于形成流水線； （ 2） 控制電路簡(jiǎn)單，多采用硬連線方式來實(shí)現(xiàn)。研究了 CPU的整體設(shè)計(jì)，指令系統(tǒng)和時(shí)序分析以及流水線的實(shí)現(xiàn)。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 4 第二章 微處理器體系結(jié)構(gòu) CPU 的功能和構(gòu)成 CPU 是計(jì)算機(jī)的核心組成部分。 盡管各種 CPU 的性能指標(biāo)和結(jié)構(gòu)細(xì)節(jié)各不相同，但它們所能完成的基本功能相同，簡(jiǎn)化 CPU 內(nèi)部結(jié)構(gòu)如圖 21 所示。這對(duì)現(xiàn)代微控制器應(yīng)用十分重要，因?yàn)闉榱耸沟綦? 后數(shù)據(jù)表不丟失，就要將它放在程序存儲(chǔ)器中， RISC 架構(gòu)很好地解 決了這個(gè)問題。 指令集 表 1 是本文所涉及的 CPU 所有指令的一個(gè)集合 指令名稱 指令操作 影響標(biāo)志位 周期 算術(shù)與邏輯類指令 ADD R1， R2 Add Two Register C 1 SUB R1， R2 Sub Two Register Z 1 AND R1， R2 And Two Register Z 1 OR R1， R2 Or Two Register Z 1 位操作指令 LSL R1 Logical Shift Left None 1 LSR R1 Logical Shift Right None 1 數(shù)據(jù)傳送類指令 MOV R1， II Move Between Register None 1 LD R1 Load Immediate from Register None 1 SD R1 Store Result to Register None 1 停機(jī)指令 SLEEP Sleep(Wait for ) None Any 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 7 尋址方式 本文指令系統(tǒng)的尋址方式為下面兩種直接尋址方式： （ 1） 單一寄存器尋址。這種指令格式包括 LD， LSL， LSR 指令。為了解決這個(gè)問題，本次設(shè)計(jì)中引入了流水線 (pipeline)操作。同時(shí)，程序計(jì)數(shù)器也是和流水線密切相關(guān)的單元。 WR 信號(hào)是系統(tǒng)的異步指令輸入信號(hào)，高電平有效。它們的輸出僅僅依賴于當(dāng)前的輸入狀態(tài)，沒有內(nèi)部存儲(chǔ)功能； （ 2） 寄存器堆、臨時(shí)寄存器都是狀態(tài)單元，它的輸出不僅依賴于輸入，還有其自身內(nèi)部的狀態(tài)。 系統(tǒng)中包括了很多寄存器的設(shè)計(jì)包括指令寄存器 (IR)，程序計(jì)數(shù)器 (PC)，這些寄存器大都在我們頂層可見的模塊的內(nèi)部，系統(tǒng)的工作也可以看作就是數(shù)據(jù)在這些寄存器之間的“遷移”，也即寄存器內(nèi)容的遷移。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 12 第三章 CPU 數(shù)據(jù)通路設(shè)計(jì) 從這一章開始將詳細(xì)介紹整 個(gè) CPU 的 細(xì)化設(shè)計(jì)模塊。下面將一一介紹數(shù)據(jù)通路的各個(gè)模塊功能及其實(shí)現(xiàn)。 PC_INC 控制信號(hào)來自控制單元，若 PC_INC 有效則 PC將執(zhí)行加 1 操作。當(dāng) WR 有效時(shí)，程序存儲(chǔ)器為寫狀態(tài)，即將輸入程序 存入其輸入地址對(duì)應(yīng)的存儲(chǔ)單元中 , 即執(zhí)行操作 ram(conv_integer(waddr)) = wdata；當(dāng) WR 為低電平時(shí)，程序存儲(chǔ)器處于讀狀態(tài)，其將程序計(jì)數(shù)器輸出地址 PC_OUT上 對(duì)應(yīng)的存儲(chǔ)單元中的指令輸出，即執(zhí)行操作 instruction = ram(conv_integer(pc_in))。 圖 34指令寄存器外部接口 圖 34所示，指令寄存器的指令流向是： 4位操作碼 IR指令送往控制單元已做譯碼使用，而根據(jù)不同指令分離出來的要操作的立即數(shù) DATA、源操作寄存器RR、目的操作寄存器 RD送到寄存器堆 TRAM模塊。 將指定目的操作寄存器地址中的數(shù)據(jù)讀出并輸出。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 16 ALU 模塊 ALU 單元即算術(shù)運(yùn)算單元，是 CPU 的核心處理的單元，不但能完成算術(shù)和邏輯運(yùn)算，而且很多數(shù)據(jù)都要通過 ALU 送出到輸出端口并輸出。 2 位邏輯控制輸入信號(hào) Logic 決定一個(gè)輸入數(shù)據(jù)的邏輯操作類型，可以有 4 種不同的功能組合。 case fromlogic is 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 17 … end case。 else R=a1(7 downto 0)。為了實(shí)現(xiàn)控制模塊的功能，可以將該模塊細(xì)化為兩個(gè)部分，即 控制指令操作的控制器和控制狀態(tài)轉(zhuǎn)換的有限狀態(tài)機(jī) (FSM)。 Mealy型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所輸入信號(hào)決定的，它的輸出是在輸入變化后立即發(fā)生的，不依賴時(shí)鐘的同步 [16]。 // 當(dāng)寫信號(hào)有效時(shí)程序?qū)懭?，此時(shí)狀態(tài)機(jī)保持待機(jī) elsif ( rising_edge(clk)) then case state is when exe= // 利用 case語句對(duì)每一個(gè)狀態(tài)建立一項(xiàng) case語句的分支 If input =39。 process (state) begin //第二 個(gè)模塊用組合邏輯判斷 狀態(tài)的 邏輯輸出 case state is //當(dāng) 狀態(tài)發(fā)生改變時(shí)， 利用 case語句輸出對(duì)應(yīng)狀態(tài)的信號(hào) when exe = when sp = when tj = end case。 frompc_inc : IN STD_LOGIC 。 綜合 RTL 電路圖 利用 硬件語言法構(gòu)建好頂層文件 ，把所有模塊組裝成了一個(gè)整體，在對(duì)這個(gè)整體 進(jìn)行 編譯和 綜合 成功后 即可對(duì)它進(jìn)行功能仿真。 0111000110000010 ADD R1 , R2。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 25 邏輯運(yùn)算類指令驗(yàn)證 匯編語言 機(jī)器碼 OR R1 , R2。 總結(jié) 經(jīng) 過仿真測(cè)試， 本設(shè)計(jì)可以完成以下指令功能： 算術(shù)運(yùn)算類指令 可以完成兩個(gè) 8位操作數(shù)的 加 （ ADD） 、減 (SUB)、與(AND)、 或 (OR)運(yùn)算 并輸出結(jié)果 。 本次設(shè)計(jì)中的 CPU可 以完成 8位操作數(shù)的算術(shù)和邏輯運(yùn)算、移位運(yùn)算、數(shù)據(jù)的輸出和寫入操作，兩級(jí)流水線控制時(shí)序，狀態(tài)機(jī)控制狀態(tài)轉(zhuǎn)換。 山東大學(xué)威海分校畢業(yè)設(shè)計(jì)（論文） 29 參考文獻(xiàn) [1]( 慈艷柯 、陳秀英、 吳孫桃等 .片上系統(tǒng)的設(shè)計(jì)技術(shù)及其研究進(jìn)展 .半導(dǎo)體技術(shù)， 20xx， 7(26):12— 16)。 fromnrst : IN STD_LOGIC 。 wdata : in std_logic_vector(15 downto 0)。 tord : out std_logic_vector(3 downto 0)。 COMPONENT ir_ram PORT ( clk : IN STD_LOGIC 。 COMPONENT pc_ram PORT ( clk : in std_logic。電子工業(yè)出版史， 20xx [9]竇振中 .AVR 系列單片機(jī)原理和程序設(shè)計(jì) .北京