【正文】 波形選擇模塊 該模塊功能是波形的選擇，加法器傳過(guò)來(lái)八位地址數(shù)據(jù)，通過(guò)波形選擇模塊在地址位加上兩位波形選擇位。假定基準(zhǔn)時(shí)鐘為 70MHz，累加器為 16 位，則 clk=70MHz， Y= =65536 (N＝ 16)，設(shè) M＝ 12 則 X= ＝ 4096，所 以 q=(4096/65536) 70=。 DDS 技術(shù)是一種把一系列數(shù)字形式的信號(hào)通過(guò) DAC 轉(zhuǎn)換成模擬信號(hào)的合成技術(shù)。 FSK 調(diào)制原理 二進(jìn)制移頻鍵控信號(hào)可以看成是兩個(gè)不同載波的二進(jìn)制振幅鍵控信號(hào)的疊加。 設(shè)輸入序列為 010010，相應(yīng)的輸出波形如 圖 所示： 圖 ASK 信號(hào)波形 ~ K)(tstc?cos乘法器 )(2 te ASK)(ts)(b)(a)(2 te ASK01 0 10 0信號(hào)ASK2? ? ? ? ? ? tnTtgattste cnsncAS K ?? c o sc o s2 ??????????? ?????圖 相乘法產(chǎn)生 ASK 圖 開(kāi)關(guān)電路法產(chǎn)生 ASK 23 ASK 解調(diào)原理 二進(jìn)制序列幅移鍵控信號(hào)的解調(diào)，與模擬雙邊帶 AM 信 號(hào) 的解調(diào)方法一樣，可以用相干解調(diào)或包絡(luò)檢波（非相干解調(diào)）實(shí)現(xiàn)，如 圖 （ a）、（ b）所示。 順序語(yǔ)句（ Sequential） :順序語(yǔ)句總是處于進(jìn)程的內(nèi)部，并且從仿真的角度來(lái)看是順序執(zhí)行的。信號(hào)通常在構(gòu)造體、程序包和實(shí)體中說(shuō)明。所謂常數(shù)說(shuō)明就是對(duì)某一常數(shù)名賦予一個(gè)固定的值。 （ 4）結(jié)構(gòu)體（ architecture） 結(jié)構(gòu)體是 VHDL設(shè)計(jì)中最主要部分，它具體地指明了該基本設(shè)計(jì)單元的行 19 為、元件及內(nèi)部的連接關(guān)系，也就是說(shuō)它定義了設(shè)計(jì)單元具體的功能。如果設(shè)計(jì)分層次，那么在頂層實(shí)體中將包含較低級(jí)別的實(shí)體。在 VHDL語(yǔ)言中可以存在多個(gè)不同的庫(kù)，但是庫(kù)和庫(kù)之間是獨(dú)立的，不能互相嵌套。 （ 1） 程序包（ Package） 程序包是用來(lái)單純羅列 VHDL語(yǔ)言中所要用到的信號(hào)定義、常數(shù)定義、數(shù)據(jù)類型、元件語(yǔ)句、函數(shù)定義和過(guò)程定義等，它是一個(gè)可編譯的設(shè)計(jì)單元，也是庫(kù)結(jié)構(gòu)中的一個(gè)層次。 庫(kù)存放已編譯的實(shí)體，結(jié)構(gòu)體，配置和包；實(shí)體用 于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫(kù)中選取所需要單元來(lái)支持系統(tǒng)的不同設(shè)計(jì)，即對(duì)庫(kù)的使用。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。該功能可以去掉無(wú)關(guān)的數(shù)據(jù)，使采樣緩存的使用更加靈活。 圖 是SignalTap II嵌入到 FPGA 的結(jié)構(gòu)圖 ： 12 圖 將邏輯分析儀嵌入到 FPGA 中 使用 SignalTap II的一般流程是：設(shè)計(jì)人員在完成設(shè)計(jì)并編譯工程后，建立 SignalTap II (.stp)文件并加入工程、配置 STP 文件、編譯并下載設(shè)計(jì)到FPGA、在 Quartus II 軟件中顯示被測(cè)信號(hào)的波形、在測(cè)試完畢 后將該邏輯分析儀從項(xiàng)目中刪除。 SignalTap II 邏輯分析儀的使用 伴隨著 EDA 工具的快速發(fā)展，一種新的調(diào)試工具 Quartus II 中的SignalTap II 滿足了 FPGA 開(kāi)發(fā)中硬件調(diào)試的要求，它具有無(wú)干擾、便于升級(jí)、使用簡(jiǎn)單、價(jià)格低廉等特點(diǎn)。 （ 6） 引腳鎖定及下載 為了對(duì)設(shè)計(jì)工程進(jìn)行硬件測(cè)試，應(yīng)將其輸入輸出信號(hào)鎖定在芯片確定的引腳上。而時(shí)序仿真接近真實(shí)器件運(yùn)行特性的仿真，仿真精度高。 HDL 語(yǔ)言描述在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯等方面具有圖形化強(qiáng)、功能明確等特點(diǎn)。 QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具，與 SOPC Builder 結(jié)合，可實(shí)現(xiàn) SOPC 系統(tǒng)開(kāi)發(fā)。這種方法的 優(yōu)點(diǎn) 是直觀、便于理解、元器件庫(kù)資源豐富。 Quartus II 簡(jiǎn)介 Quartus II 是 Altera 公司繼 MAX＋ PLUS II 后，所提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，主要針對(duì)本公司新器件和大規(guī)模 FPGA 的開(kāi)發(fā)。 第三章分析了 ASK， PSK， FSK 的調(diào)制解調(diào) 原理理論分析。從結(jié)構(gòu)上看，該器件具有多達(dá) 150 個(gè)嵌入 18 18 乘法器，適合于實(shí)現(xiàn)低成本數(shù)字信號(hào)處理（ DSP）應(yīng)用；它包含每塊具有 4608 bit 的 M4K 存儲(chǔ)塊，提供高達(dá) 的片內(nèi)存儲(chǔ)器，支持多種配置；它能以 688 Mbps 的速率同 DDR、 DDR II 和SDR SDRAM 器件及 QDRII SRAM 器件相連接，并支持多種單端和差分 I/ O 標(biāo)準(zhǔn)；支持 Nios II 系列嵌入式處理器，具有低成本和完整的軟件開(kāi)發(fā)工具。隨著 VLSI(Very Large Scale IC， 超大規(guī)模集成電路 )工藝的不斷提高 ， 單一芯片內(nèi)部可以容納上百萬(wàn)個(gè)晶體管， FPGA/CPLD芯片的規(guī)模也越來(lái)越大，目前， FPGA的容量已經(jīng)跨過(guò)了百萬(wàn)門(mén)級(jí)，使得 FPGA 成為解決系統(tǒng)級(jí)設(shè)計(jì)的重要選擇方案之一?；谶@種目的，信號(hào)經(jīng)調(diào)制后 再 傳輸?shù)姆绞接址Q為頻帶傳輸?，F(xiàn)有通信網(wǎng)的主體為傳輸模擬信號(hào)而設(shè)計(jì)的 ，基帶 數(shù)字信號(hào)不能直接進(jìn)入這樣的通信網(wǎng)。 經(jīng)過(guò)功能仿真和驗(yàn)證后，測(cè)試輸出信號(hào)與基帶信號(hào)是否相符。 系統(tǒng)采用 ALTERA 公司生產(chǎn)的 DE2 開(kāi)發(fā)板， Cyclone II EP2C35F672C6 型號(hào)的 FPGA 和 EPCS16 系列的配置驅(qū)動(dòng)， 使用 VHDL 硬件描述語(yǔ)言實(shí)現(xiàn)， 系統(tǒng)時(shí)鐘為 50MHZ，經(jīng)四分頻產(chǎn)生一路時(shí)鐘信號(hào)經(jīng)過(guò) DDS 波形 發(fā)生器形成 ASK， PSK 及 FSK 的一路載波， FSK 的另一路載波由系統(tǒng)時(shí)鐘經(jīng)八分頻后經(jīng)過(guò) DDS 波形發(fā)生器 后產(chǎn)生 。 1 1 緒論 課題背景與研究現(xiàn)狀 數(shù)字調(diào)制解調(diào)背景知識(shí) 如今社會(huì)通信技術(shù)的發(fā)展速度可謂日新月異 ，計(jì)算機(jī)的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨(dú)特的地位，計(jì)算機(jī)在當(dāng)今社會(huì)的眾多領(lǐng)域里不僅為各種信息處理設(shè)備 所 使用，而且它與通信向結(jié)合，使電信業(yè)務(wù)更加豐富。因此，為了使基帶信號(hào)能利用這些信道進(jìn)行傳輸， 必須使代表信息的原始信號(hào)經(jīng)過(guò)一種變換得到另 一種新信號(hào)， 2 這種變換就 是調(diào)制。在二進(jìn)制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ PSK）。為了滿足設(shè)計(jì)需求， 以 可編程門(mén)陣列 FPGA為代表的器件得到了廣泛的應(yīng)用 ，器件的集成度和運(yùn)行速度都在高速增長(zhǎng)。本系統(tǒng)設(shè)計(jì)的重點(diǎn)在于作為載波的 正弦波 ， 由正弦信號(hào)發(fā)生其產(chǎn)生 ，在一個(gè)周期內(nèi)完成 256 次采樣。 第六章為本論文的結(jié)束語(yǔ)。 Quartus II 除了保留有 MAX＋ PLUS II 的特色外，也可以利用第三方的綜合工具，如 Synopsys、 NativeLink、仿真工具 ModelSim 等。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的設(shè)計(jì)方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語(yǔ)言是 VHDL 和 Verilog。 而 Quartus II 采用的是自頂向下的設(shè)計(jì)， 縮減了設(shè)計(jì)成本，縮短了設(shè)計(jì)周期，更接近于常規(guī)思維方式，標(biāo)準(zhǔn)產(chǎn)品方便測(cè)試，對(duì)設(shè)計(jì)者經(jīng)驗(yàn)要求低，保密性強(qiáng)集成度高。其中先進(jìn)行語(yǔ)法的分析與校正，然后依據(jù)邏輯設(shè)計(jì)的描述和各種約束條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合。它的目的是將綜合后產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。設(shè)計(jì)流程可以分 為： （ 1） 建立工程文件夾，包括工程目錄、名稱和選擇合適器件。 SignalTap II為設(shè)計(jì)者提供了業(yè)界領(lǐng)先的 SOPC 設(shè)計(jì)的實(shí)時(shí)可視性，能夠大大減少驗(yàn)證過(guò)程中所花費(fèi)的時(shí)間。 （ 2） 設(shè)置被測(cè)信號(hào) ： 可以使用 Node Finder 中的 SignalTap II 濾波器查找所有預(yù)綜合和布局布線后的 SignalTap II 節(jié)點(diǎn)，添加要觀察的信號(hào)。當(dāng)觸發(fā)條件滿足時(shí)，在 signalTap 時(shí)鐘的上升沿采樣被測(cè)信號(hào)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 配置為屬性選項(xiàng)，描述層與層之間、實(shí)體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計(jì)需要將低層實(shí)體作為文件加以利用，這就要用到配置說(shuō)明，用于從庫(kù)中選取 所需設(shè)計(jì)單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。 一個(gè)程序包由兩大部分組成：包頭（ Header）和包體（ Package Body），其中包體是一個(gè)可選項(xiàng)，也就是說(shuō)，程序包可以只由包頭構(gòu)成。 庫(kù)說(shuō)明語(yǔ)句的作用范圍從一個(gè)實(shí)體說(shuō)明開(kāi)始到它所屬的構(gòu)造體、配置為止。 每個(gè)端口所定義的信號(hào)名在實(shí)體中必須 是唯一的，說(shuō)明信號(hào)名的屬性包括端口模式和端口類型，端口模式?jīng)Q定信號(hào)的流向，端口類型決定端口所采用的數(shù)據(jù)類型。 一個(gè)完整的、能被綜合實(shí)現(xiàn)的 VHDL設(shè)計(jì)必須有一個(gè)實(shí)體和對(duì)應(yīng)的結(jié)構(gòu)體，一個(gè)實(shí)體可以對(duì)應(yīng)一個(gè)或多個(gè)結(jié)構(gòu)體，由于結(jié)構(gòu)體是對(duì)實(shí)體功能的具體描述，因此它一定要跟在實(shí)體的后面，通常先編譯實(shí)體后才能對(duì)結(jié)構(gòu)體進(jìn)行編譯。 ② 變量（ Variable） 變量只能 在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和過(guò)程語(yǔ)句中使用，它是一個(gè)局部量。被運(yùn)算符所運(yùn)算的數(shù)據(jù)應(yīng)該與運(yùn)算符所要求的類型相一致。 ASK 調(diào)制原理 二進(jìn)制幅移鍵控 ASK 信號(hào)是利用二進(jìn)制數(shù)字基帶脈沖序列中的 “ 1”、“ 0”碼去 控制載波輸出的有或無(wú)得到的。 PSK 調(diào)制原理 2PSK 以載波的固定相位為參考，用與載 波相同的相位表示 “ 1” 碼；π相位表示 “ 0” 碼，則第 k 個(gè)碼元 表示見(jiàn)公式 ： 包絡(luò)檢波BPF LPF 抽樣判決位定時(shí)輸出)(te2ASK)(b)cos( 0 ?? ?t)(te2ASK 輸出?位定時(shí)抽樣判決LPFBPF)(a)(tv)(tx)(ty)(ty 24 () 調(diào)制方式 如圖 （ a）（ b）所示： 圖 PSK 調(diào)制框圖 2PSK 已調(diào)信號(hào)的時(shí)域表達(dá)式為： () 其中 表達(dá)式為： () ?????????0c o s)c o s (1c o s)0c o s ()(0 二進(jìn)制，二進(jìn)制，tAtAtAtAtecccck ?????tnTtgatensn 00 c o s)()( ???? ????????????PPan 1,0,1,1,1概率為二進(jìn)制概率為二進(jìn)制s ( t )碼型變換雙極性不歸零乘法器e 2 PS K ( t )c o s ??ct( a )c o s ?? c t0176。與選擇幅移鍵控信號(hào)解調(diào)方式的同樣理由，在 2FSK 系統(tǒng)中也很少使用相干解調(diào)。 DDS 原理 實(shí)驗(yàn)采用目前使用最廣泛的一種 DDS 方式是利用高速存儲(chǔ)器作查找表，然后通過(guò)高速 DAC 輸出已經(jīng)用數(shù)字形式存儲(chǔ)的波形。 硬件模塊設(shè)計(jì)圖 硬件模塊的設(shè)計(jì)大致包含波形選擇模塊、頻率控制模塊、波形 存儲(chǔ)模塊、等 3 個(gè)模塊 ，如圖 所示 。 圖 波形選擇模塊實(shí)體圖 33 波形存儲(chǔ)模塊 如圖 ，該模塊 ROM 里存儲(chǔ)著四種波形數(shù)據(jù)，每個(gè)波形一周期選 256個(gè)數(shù)值。 m 序列發(fā)生器 m 序列原理 二進(jìn)制的 m序列是一種重要的偽隨機(jī)序列 ,結(jié)構(gòu)簡(jiǎn)單 ,實(shí)現(xiàn)方便。 產(chǎn)生偽隨機(jī)序列可以有不同的方法 , 而移位寄存器 (移存器 ) 是實(shí)用中最常用的。由于 m序列的均衡性、游程分布、自相關(guān)特性和功率譜等的基本性質(zhì)和隨機(jī)序列很相似 。此外，周期還與移位 寄存器的初始狀態(tài)有關(guān)。 圖 序列模塊實(shí)體圖 m 序列仿真結(jié)果分析 （ 1）功能仿真波形如圖 ： 圖 功能仿真圖 41 （ 2）嵌入式邏輯分析儀波形如圖 ： 圖 SignalTap II 仿真波形 仿真結(jié)果分析：分析波形可見(jiàn)，輸出的基帶信號(hào)與 設(shè)計(jì)一致，達(dá)到設(shè)計(jì)要求，結(jié)果正確。 圖 ASK/PSK 調(diào)制模塊實(shí)體圖 ASK/PSK 調(diào)制仿真結(jié)果分析 正弦載波 基帶信號(hào) 二選一選擇器 ASK 信號(hào) 正弦載波 基帶信號(hào) 正弦波及其取反作為“ 0”和“π”相信號(hào) PSK 信號(hào) 44 （ 1） ASK 調(diào)制（當(dāng) K=0 時(shí)）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形