【正文】 波形選擇模塊 該模塊功能是波形的選擇，加法器傳過來八位地址數(shù)據(jù)，通過波形選擇模塊在地址位加上兩位波形選擇位。假定基準時鐘為 70MHz，累加器為 16 位，則 clk=70MHz， Y= =65536 (N＝ 16)，設(shè) M＝ 12 則 X= ＝ 4096，所 以 q=(4096/65536) 70=。 DDS 技術(shù)是一種把一系列數(shù)字形式的信號通過 DAC 轉(zhuǎn)換成模擬信號的合成技術(shù)。 FSK 調(diào)制原理 二進制移頻鍵控信號可以看成是兩個不同載波的二進制振幅鍵控信號的疊加。 設(shè)輸入序列為 010010，相應(yīng)的輸出波形如 圖 所示： 圖 ASK 信號波形 ~ K)(tstc?cos乘法器 )(2 te ASK)(ts)(b)(a)(2 te ASK01 0 10 0信號ASK2? ? ? ? ? ? tnTtgattste cnsncAS K ?? c o sc o s2 ??????????? ?????圖 相乘法產(chǎn)生 ASK 圖 開關(guān)電路法產(chǎn)生 ASK 23 ASK 解調(diào)原理 二進制序列幅移鍵控信號的解調(diào)，與模擬雙邊帶 AM 信 號 的解調(diào)方法一樣，可以用相干解調(diào)或包絡(luò)檢波（非相干解調(diào)）實現(xiàn)，如 圖 （ a）、（ b）所示。 順序語句（ Sequential） :順序語句總是處于進程的內(nèi)部，并且從仿真的角度來看是順序執(zhí)行的。信號通常在構(gòu)造體、程序包和實體中說明。所謂常數(shù)說明就是對某一常數(shù)名賦予一個固定的值。 （ 4）結(jié)構(gòu)體（ architecture） 結(jié)構(gòu)體是 VHDL設(shè)計中最主要部分，它具體地指明了該基本設(shè)計單元的行 19 為、元件及內(nèi)部的連接關(guān)系，也就是說它定義了設(shè)計單元具體的功能。如果設(shè)計分層次，那么在頂層實體中將包含較低級別的實體。在 VHDL語言中可以存在多個不同的庫，但是庫和庫之間是獨立的，不能互相嵌套。 （ 1） 程序包（ Package） 程序包是用來單純羅列 VHDL語言中所要用到的信號定義、常數(shù)定義、數(shù)據(jù)類型、元件語句、函數(shù)定義和過程定義等，它是一個可編譯的設(shè)計單元，也是庫結(jié)構(gòu)中的一個層次。 庫存放已編譯的實體，結(jié)構(gòu)體，配置和包；實體用 于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；包存放各設(shè)計模塊都能共享的數(shù)據(jù)類型，常數(shù)和子程序等；配置用于從庫中選取所需要單元來支持系統(tǒng)的不同設(shè)計，即對庫的使用。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。該功能可以去掉無關(guān)的數(shù)據(jù)，使采樣緩存的使用更加靈活。 圖 是SignalTap II嵌入到 FPGA 的結(jié)構(gòu)圖 ： 12 圖 將邏輯分析儀嵌入到 FPGA 中 使用 SignalTap II的一般流程是：設(shè)計人員在完成設(shè)計并編譯工程后，建立 SignalTap II (.stp)文件并加入工程、配置 STP 文件、編譯并下載設(shè)計到FPGA、在 Quartus II 軟件中顯示被測信號的波形、在測試完畢 后將該邏輯分析儀從項目中刪除。 SignalTap II 邏輯分析儀的使用 伴隨著 EDA 工具的快速發(fā)展，一種新的調(diào)試工具 Quartus II 中的SignalTap II 滿足了 FPGA 開發(fā)中硬件調(diào)試的要求，它具有無干擾、便于升級、使用簡單、價格低廉等特點。 （ 6） 引腳鎖定及下載 為了對設(shè)計工程進行硬件測試，應(yīng)將其輸入輸出信號鎖定在芯片確定的引腳上。而時序仿真接近真實器件運行特性的仿真，仿真精度高。 HDL 語言描述在狀態(tài)機、控制邏輯、總線功能方面較強；而原理圖輸入在頂層設(shè)計、數(shù)據(jù)通路邏輯等方面具有圖形化強、功能明確等特點。 QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關(guān)鍵 EDA 工具，與 SOPC Builder 結(jié)合，可實現(xiàn) SOPC 系統(tǒng)開發(fā)。這種方法的 優(yōu)點 是直觀、便于理解、元器件庫資源豐富。 Quartus II 簡介 Quartus II 是 Altera 公司繼 MAX＋ PLUS II 后，所提供的 FPGA/CPLD 開發(fā)集成環(huán)境，主要針對本公司新器件和大規(guī)模 FPGA 的開發(fā)。 第三章分析了 ASK， PSK， FSK 的調(diào)制解調(diào) 原理理論分析。從結(jié)構(gòu)上看，該器件具有多達 150 個嵌入 18 18 乘法器，適合于實現(xiàn)低成本數(shù)字信號處理（ DSP）應(yīng)用；它包含每塊具有 4608 bit 的 M4K 存儲塊，提供高達 的片內(nèi)存儲器，支持多種配置；它能以 688 Mbps 的速率同 DDR、 DDR II 和SDR SDRAM 器件及 QDRII SRAM 器件相連接，并支持多種單端和差分 I/ O 標準；支持 Nios II 系列嵌入式處理器，具有低成本和完整的軟件開發(fā)工具。隨著 VLSI(Very Large Scale IC， 超大規(guī)模集成電路 )工藝的不斷提高 ， 單一芯片內(nèi)部可以容納上百萬個晶體管， FPGA/CPLD芯片的規(guī)模也越來越大，目前， FPGA的容量已經(jīng)跨過了百萬門級，使得 FPGA 成為解決系統(tǒng)級設(shè)計的重要選擇方案之一?；谶@種目的，信號經(jīng)調(diào)制后 再 傳輸?shù)姆绞接址Q為頻帶傳輸。現(xiàn)有通信網(wǎng)的主體為傳輸模擬信號而設(shè)計的 ，基帶 數(shù)字信號不能直接進入這樣的通信網(wǎng)。 經(jīng)過功能仿真和驗證后，測試輸出信號與基帶信號是否相符。 系統(tǒng)采用 ALTERA 公司生產(chǎn)的 DE2 開發(fā)板， Cyclone II EP2C35F672C6 型號的 FPGA 和 EPCS16 系列的配置驅(qū)動， 使用 VHDL 硬件描述語言實現(xiàn)， 系統(tǒng)時鐘為 50MHZ，經(jīng)四分頻產(chǎn)生一路時鐘信號經(jīng)過 DDS 波形 發(fā)生器形成 ASK， PSK 及 FSK 的一路載波， FSK 的另一路載波由系統(tǒng)時鐘經(jīng)八分頻后經(jīng)過 DDS 波形發(fā)生器 后產(chǎn)生 。 1 1 緒論 課題背景與研究現(xiàn)狀 數(shù)字調(diào)制解調(diào)背景知識 如今社會通信技術(shù)的發(fā)展速度可謂日新月異 ，計算機的出現(xiàn)在現(xiàn)代通信技術(shù)的各種媒體中占有獨特的地位，計算機在當今社會的眾多領(lǐng)域里不僅為各種信息處理設(shè)備 所 使用，而且它與通信向結(jié)合，使電信業(yè)務(wù)更加豐富。因此，為了使基帶信號能利用這些信道進行傳輸， 必須使代表信息的原始信號經(jīng)過一種變換得到另 一種新信號， 2 這種變換就 是調(diào)制。在二進制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ ASK）、頻移鍵控（ FSK）、相移鍵控（ PSK）。為了滿足設(shè)計需求， 以 可編程門陣列 FPGA為代表的器件得到了廣泛的應(yīng)用 ，器件的集成度和運行速度都在高速增長。本系統(tǒng)設(shè)計的重點在于作為載波的 正弦波 ， 由正弦信號發(fā)生其產(chǎn)生 ，在一個周期內(nèi)完成 256 次采樣。 第六章為本論文的結(jié)束語。 Quartus II 除了保留有 MAX＋ PLUS II 的特色外，也可以利用第三方的綜合工具，如 Synopsys、 NativeLink、仿真工具 ModelSim 等。目前進行大型工程設(shè)計時，最常用的設(shè)計方法是 HDL 設(shè)計輸入法，其中影響最為廣泛的 HDL 語言是 VHDL 和 Verilog。 而 Quartus II 采用的是自頂向下的設(shè)計， 縮減了設(shè)計成本，縮短了設(shè)計周期，更接近于常規(guī)思維方式，標準產(chǎn)品方便測試，對設(shè)計者經(jīng)驗要求低，保密性強集成度高。其中先進行語法的分析與校正，然后依據(jù)邏輯設(shè)計的描述和各種約束條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合。它的目的是將綜合后產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，使之產(chǎn)生最終的下載文件。設(shè)計流程可以分 為： （ 1） 建立工程文件夾，包括工程目錄、名稱和選擇合適器件。 SignalTap II為設(shè)計者提供了業(yè)界領(lǐng)先的 SOPC 設(shè)計的實時可視性，能夠大大減少驗證過程中所花費的時間。 （ 2） 設(shè)置被測信號 ： 可以使用 Node Finder 中的 SignalTap II 濾波器查找所有預(yù)綜合和布局布線后的 SignalTap II 節(jié)點，添加要觀察的信號。當觸發(fā)條件滿足時，在 signalTap 時鐘的上升沿采樣被測信號。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 配置為屬性選項，描述層與層之間、實體與結(jié)構(gòu)體之間的連接關(guān)系，比如高層設(shè)計需要將低層實體作為文件加以利用，這就要用到配置說明，用于從庫中選取 所需設(shè)計單元來組成系統(tǒng)設(shè)計的不同版本。 一個程序包由兩大部分組成：包頭（ Header）和包體（ Package Body），其中包體是一個可選項，也就是說，程序包可以只由包頭構(gòu)成。 庫說明語句的作用范圍從一個實體說明開始到它所屬的構(gòu)造體、配置為止。 每個端口所定義的信號名在實體中必須 是唯一的，說明信號名的屬性包括端口模式和端口類型，端口模式?jīng)Q定信號的流向，端口類型決定端口所采用的數(shù)據(jù)類型。 一個完整的、能被綜合實現(xiàn)的 VHDL設(shè)計必須有一個實體和對應(yīng)的結(jié)構(gòu)體，一個實體可以對應(yīng)一個或多個結(jié)構(gòu)體，由于結(jié)構(gòu)體是對實體功能的具體描述，因此它一定要跟在實體的后面，通常先編譯實體后才能對結(jié)構(gòu)體進行編譯。 ② 變量（ Variable） 變量只能 在進程語句、函數(shù)語句和過程語句中使用，它是一個局部量。被運算符所運算的數(shù)據(jù)應(yīng)該與運算符所要求的類型相一致。 ASK 調(diào)制原理 二進制幅移鍵控 ASK 信號是利用二進制數(shù)字基帶脈沖序列中的 “ 1”、“ 0”碼去 控制載波輸出的有或無得到的。 PSK 調(diào)制原理 2PSK 以載波的固定相位為參考，用與載 波相同的相位表示 “ 1” 碼；π相位表示 “ 0” 碼，則第 k 個碼元 表示見公式 ： 包絡(luò)檢波BPF LPF 抽樣判決位定時輸出)(te2ASK)(b)cos( 0 ?? ?t)(te2ASK 輸出?位定時抽樣判決LPFBPF)(a)(tv)(tx)(ty)(ty 24 () 調(diào)制方式 如圖 （ a）（ b）所示： 圖 PSK 調(diào)制框圖 2PSK 已調(diào)信號的時域表達式為： () 其中 表達式為： () ?????????0c o s)c o s (1c o s)0c o s ()(0 二進制，二進制，tAtAtAtAtecccck ?????tnTtgatensn 00 c o s)()( ???? ????????????PPan 1,0,1,1,1概率為二進制概率為二進制s ( t )碼型變換雙極性不歸零乘法器e 2 PS K ( t )c o s ??ct( a )c o s ?? c t0176。與選擇幅移鍵控信號解調(diào)方式的同樣理由，在 2FSK 系統(tǒng)中也很少使用相干解調(diào)。 DDS 原理 實驗采用目前使用最廣泛的一種 DDS 方式是利用高速存儲器作查找表，然后通過高速 DAC 輸出已經(jīng)用數(shù)字形式存儲的波形。 硬件模塊設(shè)計圖 硬件模塊的設(shè)計大致包含波形選擇模塊、頻率控制模塊、波形 存儲模塊、等 3 個模塊 ，如圖 所示 。 圖 波形選擇模塊實體圖 33 波形存儲模塊 如圖 ，該模塊 ROM 里存儲著四種波形數(shù)據(jù)，每個波形一周期選 256個數(shù)值。 m 序列發(fā)生器 m 序列原理 二進制的 m序列是一種重要的偽隨機序列 ,結(jié)構(gòu)簡單 ,實現(xiàn)方便。 產(chǎn)生偽隨機序列可以有不同的方法 , 而移位寄存器 (移存器 ) 是實用中最常用的。由于 m序列的均衡性、游程分布、自相關(guān)特性和功率譜等的基本性質(zhì)和隨機序列很相似 。此外，周期還與移位 寄存器的初始狀態(tài)有關(guān)。 圖 序列模塊實體圖 m 序列仿真結(jié)果分析 （ 1）功能仿真波形如圖 ： 圖 功能仿真圖 41 （ 2）嵌入式邏輯分析儀波形如圖 ： 圖 SignalTap II 仿真波形 仿真結(jié)果分析：分析波形可見，輸出的基帶信號與 設(shè)計一致，達到設(shè)計要求，結(jié)果正確。 圖 ASK/PSK 調(diào)制模塊實體圖 ASK/PSK 調(diào)制仿真結(jié)果分析 正弦載波 基帶信號 二選一選擇器 ASK 信號 正弦載波 基帶信號 正弦波及其取反作為“ 0”和“π”相信號 PSK 信號 44 （ 1） ASK 調(diào)制（當 K=0 時）邏輯分析儀的波形如圖 ： 圖 SignalTap II 仿真波形