【正文】 他對(duì)我們的設(shè)計(jì)進(jìn)行了細(xì)心的指導(dǎo)，幫我們補(bǔ)習(xí)沒有上過的課程，除了每次見面時(shí)的指導(dǎo)外，還通過電話和電子郵件的方式了解我們?cè)O(shè)計(jì)的進(jìn)展情況，以及幫我們修改設(shè)計(jì)的程序和論文。由于 FIR濾波器的系數(shù)是常數(shù)，可以保存在 ROM 中，在運(yùn)算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時(shí)，節(jié)省了運(yùn)算時(shí)間。接下來(lái)通過將 100下載到 x寄存器中來(lái)核對(duì)濾波器的脈沖響應(yīng)。 END flex。 a(L1)=p(L1)(W21)amp。 END IF。 BEGIN Load:PROCESS BEGIN WAIT UNTIL clk=39。 TYPE ARRAY_NIBIT IS ARRAY(0 TO L1)OF N1BIT。 Load_x:IN STD_LOGIC。 USE 。在實(shí)際應(yīng)用中，為了減少邏輯資源的占有量和提高系統(tǒng)的運(yùn)算速度，對(duì) FIR 濾波器需要進(jìn)行優(yōu)化處理。帶有常系數(shù)的 FIR 濾波器是一種 LTI(linear timeinvariant,線性時(shí)不變量 )數(shù)字濾波器。也就是說(shuō) N2 字寬預(yù)先設(shè)定程序的 LUT接受一個(gè) N位輸入向量 ]]1[] ,...,1[],0[[ ?? Nxxxx bbbb ，輸出為 ])[],[( nxncf b 。這種做法所需的硬件電路規(guī)模比較大，而且電路的執(zhí)行速度也比較慢。本章主要對(duì)數(shù)字濾 波器的結(jié)構(gòu)進(jìn)行分析，展示 FIR轉(zhuǎn)置結(jié)構(gòu)濾波器原理圖，以及如何用 FPGA 實(shí)現(xiàn) FIR 數(shù)字濾波器，即如何用 VHDL 編程并在 QuartusⅡ中進(jìn)行邏輯綜合及時(shí)序仿真。)。)。 w=2*[0:511]/512。)。ylabel(39。.39。 if rem(N,2)~=0 hdn(r+1)=1(wc/pi)。本論文不涉及頻率采樣法設(shè)計(jì) FIR 濾波器。 對(duì)任一具體窗函數(shù)來(lái)說(shuō)，這兩項(xiàng)要求相互矛盾，無(wú)法同時(shí)滿足，只能根據(jù)具體的設(shè)計(jì)指標(biāo)選擇一種較為合適的窗函數(shù)。圖 圖 4 所示的濾波器均適合 在微分器和 ?90 移相器中應(yīng)用。 4) h(n)=h(Nn1),N=偶數(shù) H(? )=?? ?2/1 21 )](sin[)(Nn nnd ? 式中 d(n)=2h( 2N n),n=1,2,3… ,2N 由 式，因?yàn)檎翼?xiàng)在 ? =0, ?2 處為零，因此幅度特性 H(? )在 ? =0, ?2 處為零，即在 z= 1處有一個(gè)零點(diǎn)，且 H(? )對(duì) ? =0, ?2 奇對(duì)稱形式，對(duì) ? =? 呈偶對(duì)稱。 2 線性相位條件 對(duì)于長(zhǎng)度為 N 的 h(n)，傳輸函數(shù)為 H( ?je )=???10 )(Nn nhnje?? H( ?je )= H(? ) )(??je 式中， H(? )稱為幅度特性， )(?? 稱為相位特性。 2 有限沖擊響應(yīng)（ FIR）濾波器的特點(diǎn)： １ .系統(tǒng)的單位沖擊響應(yīng) h(n)在有限個(gè) n 值處不為零。另外在這種結(jié)構(gòu)中，由于運(yùn)算過程中對(duì)序列的舍入處理，這種有限字長(zhǎng)效應(yīng)有時(shí)會(huì)引起寄生振蕩。 cs ff 2? 是最小抽樣頻率，即“ Nyquist 頻率”，2/sf 稱為折疊頻率。而且由序列 z變換的定義很容易得到式 ?? jj ezzHeH ?? )()( 即 DTFT 是 z僅在單位圓上取值 z 變換。這樣，一個(gè)離散時(shí)間系統(tǒng)既可以是一個(gè)硬件裝置，也可以是數(shù)字表達(dá)式，即 )(nx )]([ nxT )(ny 若一個(gè)離散時(shí)間系統(tǒng)同時(shí)具有線性和移不變性的離散時(shí)間系統(tǒng)稱為線性移不變性 （ Linear Shift Invariant， LSI） 離散時(shí)間系統(tǒng)。 Quartus Ⅱ延時(shí)分析工具支持對(duì)單個(gè)時(shí)鐘或多個(gè)時(shí)鐘的延時(shí)分析。但輸入方法不同，生成的設(shè)計(jì)文件類型也會(huì)有所不同。 由于商用 VHDL 綜合工具的發(fā)展， VHDL 的使用也隨著仿真環(huán)境的大大改善而更加廣泛。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)具有以下幾個(gè)方面的優(yōu)點(diǎn)： 1. 可以分層次設(shè)計(jì)。 2 VHDL 語(yǔ)言簡(jiǎn)介 VHDL 是 VeryHighSpeed Integrated Circuit Hardware Description Language 的英文縮寫 , 1987 年底，由 IEEE(The Institute of Electrical and Electronics Engineers)和美國(guó)國(guó)防部將其標(biāo)準(zhǔn)化。此后用這兩種標(biāo)準(zhǔn)的硬件描述語(yǔ)言進(jìn)行數(shù)字邏輯設(shè)計(jì)的方法逐漸流行。此后對(duì)邏輯綜合結(jié)果在門電路級(jí)上再進(jìn)行仿真，并檢查定時(shí)關(guān)系。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的 VHDL語(yǔ)言程序該為 RTL方式描述的 VHDL語(yǔ)言程序。 第一層次是行為描述。 Altera 公司是目前在 FPGA 領(lǐng)域惟一可以和 Xilinx 平起平坐的公司。雖然兩者都是可編程邏輯器件，但是兩者之間仍有較大的區(qū)別。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器，分別用來(lái)選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘能使信號(hào)以及輸出信號(hào)。更為可貴的是，采用 FPGA器件可以將原來(lái)的電路板級(jí)產(chǎn)品集成為芯片級(jí)產(chǎn)品，從而降低了功耗，提高了可靠性 ，同時(shí)還可 以很方便地對(duì)設(shè) 計(jì)進(jìn)行在線修改。圖中與陣列和或陣列是電路的主體，主要用來(lái)實(shí)現(xiàn)組合邏輯函數(shù)。 FPGA有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號(hào)處理任務(wù)，相對(duì)于串行運(yùn)算為主導(dǎo)的通用 DSP芯片來(lái)說(shuō)，其并行性和可擴(kuò)展性更好。提出了一種基于 FPGA的 FIR 濾波器設(shè)計(jì)方案。有限沖激響應(yīng)（ FIR）濾波器能在設(shè)計(jì)任意幅頻特性的同時(shí)保證嚴(yán)格的線性相位特性。在數(shù)字濾波器中，有限沖激響應(yīng)（ FIR）濾波器具有無(wú)限沖激響應(yīng)（ IIR）濾波器所沒有的線性相位，所以本課題研究的就是 FIR 數(shù)字濾波器，主要討論了它的結(jié)構(gòu)以及實(shí)現(xiàn)的方法。 FPGA 概述 1 簡(jiǎn)單 PLD的基本結(jié)構(gòu) 簡(jiǎn)單 PLD包括 PROM, PLA, PAL和 GAL。 FPGA器件集成度 高、體積小，具有通過用戶編程實(shí)現(xiàn)專門應(yīng)用的功能?；?SRAM的 FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，配置數(shù)據(jù)可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂現(xiàn)場(chǎng)編程。 可編程互連資源（ IR） 可編程邏輯互連資源可以將 FPGA內(nèi)部的 CLB和 CLB之間、 CLB和 IOB之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。 4 主流 FPGA 廠商介紹 目前主要的 FPGA 生產(chǎn)廠家為 Xilinx 和 Altera。 圖 FPGA設(shè)計(jì)流程圖 IC電路設(shè)計(jì)一般都采用自頂向下的設(shè)計(jì)方法。 第二層次是 RTL方式描述。邏輯綜合這一階段是利用邏輯綜合工具，將 RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）。 HDL(Hardware Description Language) 1 硬件描述語(yǔ)言簡(jiǎn)介 硬件描述語(yǔ)言是一種用形式化方法來(lái)描述數(shù)字電路的設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。實(shí)踐證明，錯(cuò)誤發(fā)現(xiàn)越早，排除錯(cuò)誤所花費(fèi)的代價(jià)就越少。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體 (可以是一個(gè)元件、一個(gè)簡(jiǎn)單電路模塊或一個(gè)系統(tǒng) )分成外部 (或稱可視部分 )和內(nèi)部 (或稱不可視部分 )，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。 5. 邏輯操作和設(shè)計(jì)的時(shí)序行為都能夠仿真。在 Quartus Ⅱ集成開發(fā)環(huán)境中進(jìn)行可編程 ASIC 設(shè)計(jì)的基本流程如圖 所示 ，主要包括設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)校驗(yàn) (時(shí)序分析、仿真 )和器件編程四個(gè)部分。 ，包括編譯，網(wǎng)表輸 出，綜合，配置器件，時(shí)序分析等。 2 有限沖激響應(yīng) (FIR)濾波器的原理及設(shè)計(jì) 1 數(shù)字信號(hào)系統(tǒng)概述 自從 60年代，特別是 1965 年快速傅立葉變換（ FFT）的問世以來(lái)，隨著計(jì)算機(jī)和信息學(xué)科的飛速發(fā)展，數(shù)字信號(hào)處理（ Diginal Signal Processing，DSP）技術(shù)應(yīng)運(yùn)而生并迅速發(fā)展，現(xiàn)已形成一門獨(dú)立的學(xué)科體系。 連續(xù)時(shí)間信號(hào)傅立葉變換： 設(shè) )(tx 為一連續(xù)時(shí)間信號(hào)，則 )(tx 的傅立葉變換為dtetxjX tj???? ???? )()( 其反變換為 ??? ???? ? dejXtx tj)(21)( ? 其中 f?2?? 為角頻率，單位 為 rad/s。變成周期的方法是將 )( ?jXa 在頻率軸上以 s? 為周期作移位后再疊加并除以 Ts。選擇性越好，則相位非線性越嚴(yán)重。 從上面簡(jiǎn)單比較看出 IIR 與 FIR 濾波器各有所長(zhǎng)，在實(shí)際應(yīng)用中應(yīng)從多方面來(lái)加以選擇。 FIR 數(shù)字濾波器原理 1 單位沖擊響應(yīng) h(n)的特點(diǎn) FIR 濾波器單位脈沖響應(yīng) h(n)長(zhǎng)度 N(0≤ n≤ N1),其 Z 變換為 : H(z)= ???10 )(Nm nh mz? 在有限 Z 平面有（ N1）個(gè)零點(diǎn)，而它的 (N1)個(gè)極點(diǎn)均位于原點(diǎn) z=0 處。則 H(? )=h( 12??N )+??????1012 ])c os [()(2NnNnnh ? 令 m=(N1)/2n,則有 H(? )=h( 12??N )+ ???? ??2/)1(112 c o s)(2NmN mmh ? H(? )= ???2/)1(0 cos)(Nn nna ? 式中 a(0)=h( 21?N ) a(n)=2h( 21?N n),n=1,2,3,… , 21?N 按照 式，由于式中 cos n? 項(xiàng)對(duì) ? =0, ??2, 皆為偶對(duì)稱，因此幅度特性的特點(diǎn)是對(duì) ? =0, ??2, 是偶對(duì)稱的。不僅有 (N1)個(gè)抽樣的延時(shí)，還產(chǎn)生一個(gè) ? /2 的相移。常用的窗口函數(shù)有矩形窗 、 三角形窗 、 升余 弦窗 (漢寧窗 )、 改進(jìn)的升余弦窗 (海明窗 )、 二階升余弦窗 (布拉克曼窗 )、 凱塞窗。 4驗(yàn)算技術(shù)指標(biāo)是否滿足要求。 n=0:N1。high39。 xlabel(39。) line([0,20],[0,0])。h(n)39。)。 subplot(2,2,4) plot(w,20*log10(abs(hn22))) grid axis([0,2,80,5])。幅度 (dB)39。 傳統(tǒng)算法強(qiáng)調(diào)乘 累加 (multiplyaccumulate,MAC)的。 為了理解 DA設(shè)計(jì)范例，考慮“乘積和”如下： ??? ????? 10 ][][, Nn nxncxcy = ]1[]1[.....]1[]1[]0[]0[ ????? NxNcxcxc 假設(shè)系數(shù) ][nc 是已知常數(shù)， ][nx 是變量。最為普通的數(shù)字濾波器是線性時(shí)不變量 (linear timeinvariant， LTI)濾波器。過去也將 FIR濾波器稱 為“橫向?yàn)V波器”，就是說(shuō)它的“抽頭延遲線”結(jié)構(gòu)。 LIBRARY lpm。 L:integer:=4。 ARCHITECTURE flex OF fir_gen IS SUBTYPE N1BIT IS STD_LOGIC_VECTOR(W11DOWNTO 0)。 SIGNAL c: ARRAY_N1BIT。 FOR I INL2DOWNTO 0 LOOP c(I)=c(I+1)。)THEN FOR I IN 0 TO L2 LOOP a(I)=(p(I)(W21)amp。 MulGen:FOR I IN 0 TO L1 GENERATE Muls:lpm_mult GENERIC MAP(LPM_WIDTHA=W1,LPM_WIDTHB=W1, LPM_PIPELINE=Mpipe, LPM_REPRESENTATION=SIGNED, LPM_WIDTHP=W2, LPM_WIDTHS=W2) PORT MAP(clock=clk,data=x, datab=c(I),result=p(I))。設(shè)計(jì)使用了 890個(gè) LC，以 46。 普通的直接型結(jié)構(gòu)直觀，但是當(dāng)濾波器的階數(shù)比較大時(shí)，它實(shí)現(xiàn)起來(lái)就比較困難，不但又大量的運(yùn)算，而且運(yùn)算的速度也非常慢。 在本次畢業(yè)設(shè)計(jì)過程中，我學(xué)會(huì)了應(yīng)用