【正文】 ”功能的關(guān)鍵代碼，具體程序見(jiàn)附錄一。)THEN IF(CLR=39。 ELSE CASE CODEIN IS WHEN 39。 WHEN 39。 CODEOUTV=11。 S1(0)=CODEOUTV(1)。； CODEOUTV=“11”；COUNT0=0；這都是在進(jìn)程PROCESS中，通過(guò)條件控制語(yǔ)句CASE完成添加破壞符號(hào)“V”功能。③ FIRST_1遇1狀態(tài)寄存器，1表示前面遇到過(guò)1，0表示沒(méi)有遇到過(guò)。⑦ 在本程序中用“11”來(lái)標(biāo)識(shí)符號(hào)“V”。為了是程序的流程更加清晰，用了四個(gè)元件例化語(yǔ)句（Component Instantiation）——DFFX：DFF PORT MAP（），來(lái)說(shuō)明信號(hào)的流向。以下給出添加符號(hào)“B”模塊的部分程序，完整的程序見(jiàn)附錄一。 DS02: DFF PORT MAP(S0(1),CLK,S0(2))。 ADD_B: PROCESS(CLKB) BEGIN IF(CLKB39。139。 ELSE S1(4)=S1(3)。 S1(4)=S1(3)。 END PROCESS ADD_B。139。表示當(dāng)輸入的代碼CODEOUTV=01時(shí)，判斷計(jì)“1”計(jì)數(shù)器COUNT1的狀態(tài)，當(dāng)為0時(shí)，即V之間的非0符號(hào)為偶數(shù)時(shí)，對(duì)遇一寄存器FIRST_1賦1，計(jì)“1”計(jì)數(shù)器COUNT1賦1移位寄存器里的數(shù)值分別向高位移一位。、。以下是部分實(shí)現(xiàn)單雙極性變換控制功能的關(guān)鍵代碼，具體程序見(jiàn)附錄一。)THEN IF((CODEOUTB=01) OR (CODEOUTB=10))THEN 1/B IF(FLAGOB=0)THEN IF(FLAGOV=0)THEN CODEOUT=01。 ELSIF(FLAGOV=2)THEN CODEOUT=01。 ELSIF(FLAGOB=2)THEN CODEOUT=01。 FLAGOV=1。 END IF。本單/雙極性的變換，由于EDA軟件不能處理雙極性的數(shù)值，實(shí)際上是把單相碼變換成雙相碼后再使用硬件電路來(lái)把其轉(zhuǎn)換成雙極性的信號(hào)，如本單/雙極性變換的模塊中，使用了FLAGOV，F(xiàn)LAGOB兩個(gè)輸出控制寄存器控制HDB3碼的輸出，其控制的方式——當(dāng)FLAGOB/FLAGOV為0時(shí)表示還未遇到V/B，為1時(shí)表示遇到奇數(shù)個(gè)V/B，為2時(shí)表示遇到偶數(shù)個(gè)V/B，例如當(dāng)代碼為：ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN IF(FLAGOB=0)THEN CODEOUT=01。在本設(shè)計(jì)中采用的單雙極性變換的芯片是雙四選一數(shù)模選擇器CD74HC4052。同時(shí)從QUARTUSⅡ上可以看出，編碼器系統(tǒng)占用了75個(gè)邏輯單元，邏輯單元的占用率為7%，利用了5個(gè)芯片引腳，引腳的占用率為5%，對(duì)于存儲(chǔ)單元的占用率為0，由此可知，此編碼器的方案可行，系統(tǒng)資源的占用率低，有利以后為系統(tǒng)進(jìn)行升級(jí)優(yōu)化。基于FPGA的HDB3編譯碼的建模與實(shí)現(xiàn) HDB3碼譯碼器的建模與實(shí)現(xiàn)第四章 HDB3碼譯碼器的建模與實(shí)現(xiàn) HDB3碼的譯碼規(guī)則及建模根據(jù)HDB3碼的編碼規(guī)則，V脈沖的極性必然和前面非0脈沖的極性一致。只要找到V碼，不管V碼前面兩個(gè)碼元是“0”碼，還是3個(gè)“0”碼，只要把它們一律清零，就完成了扣V和扣B的功能，進(jìn)而得到原來(lái)的二元信碼序列。 譯碼中雙/單極性的實(shí)現(xiàn)在本論文設(shè)計(jì)中，HDB3碼的雙單極性的變換是以AD790和SE5539為核心芯片組成的硬件電路；AD790是一種低功耗、低偏置電壓雙通道的電壓比較器，還是一種高精度的電壓比較器，～+。 譯碼的硬件實(shí)現(xiàn)部分 基于VHDL譯碼器的實(shí)現(xiàn)根據(jù)譯碼器的譯碼原理。EVENT AND CLK=39。)THEN COUNT01=0。 REG1=39。 REG3=39。 ELSEIF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 ……………………………… END IF。 V ELSE COUNT01=0。 REG1=REG0。 1 END IF。039。 END PROCESS。例如在模塊中的代碼：IF(HDB3_DATA=01)THEN +1 IF(COUNT01=1)THEN 101 COUNT01=0。 REG1=39。 REG3=39。 HDB3碼譯碼器的波形仿真及分析根據(jù)前面HDB3碼的編碼器仿真出來(lái)的波形和代碼，把其輸入到譯碼器的輸入端口，仿真，比較最終輸出的是否與第三章在編碼器仿真時(shí)輸入的代碼一致，一致則譯碼正確，否則錯(cuò)誤。 小結(jié)本章主要介紹HDB3碼譯碼的建模與實(shí)現(xiàn)，由于HDB3碼的譯碼比較簡(jiǎn)單，在其譯碼系統(tǒng)中并沒(méi)有采用模塊化的設(shè)計(jì)，又由于在EDA的平臺(tái)上并不能處理負(fù)信號(hào)，因此，在整個(gè)HDB3碼的譯碼系統(tǒng)中只有兩部分：HDB3碼譯碼的硬件部分和HDB3碼的軟件部分。同時(shí)在系統(tǒng)仿真校驗(yàn)時(shí)，若發(fā)現(xiàn)不符合要求，只要查找出有問(wèn)題的模塊，修改一次，則使該系統(tǒng)有問(wèn)題的模塊得到更正，從而解決了由此模塊產(chǎn)生的系統(tǒng)錯(cuò)誤。本畢業(yè)設(shè)計(jì)采用以FPGA為硬件平臺(tái)，基于VHDL語(yǔ)言對(duì)HDB3碼的編/譯碼的實(shí)現(xiàn)具有如下的優(yōu)勢(shì)：① 使用VHDL語(yǔ)言對(duì)HDB3碼的編譯碼，相對(duì)于采用硬件電路來(lái)實(shí)現(xiàn)，可以對(duì)其采用模塊化的設(shè)計(jì)，簡(jiǎn)化了系統(tǒng)設(shè)計(jì)的難度，降低了工程人員的工作強(qiáng)度?；贔PGA的HDB3編譯碼的建模與實(shí)現(xiàn) 參考文獻(xiàn)參考文獻(xiàn)[1] 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致謝致 謝在本論文完成之際，首先要感謝楊老師在本論文的寫(xiě)作期間給我的悉心指導(dǎo)和大力支持。特別感謝我的同學(xué)對(duì)我的支持、理解和鼓勵(lì)，感謝我的朋友對(duì)我的關(guān)懷和幫助，是你們的友情始終支持著我。V39。 CLK : IN STD_LOGIC。ARCHITECTURE RTL OF ENHDB3 IS SIGNAL CODEOUTV: STD_LOGIC_VECTOR(1 DOWNTO 0)。 0表示在V之間有偶數(shù)個(gè)1,1表示在V之間有奇數(shù)個(gè)1 SIGNAL CODEOUTB: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL FLAGOB: INTEGER RANGE 2 DOWNTO 0。 SIGNAL COUNT0_S:STD_LOGIC。 END COMPONENT DFF。)THEN IF(CLR=39。 ELSE CASE CODEIN IS WHEN 39。 WHEN 39。 CODEOUTV=11。 COUNT0=COUNT0+1。 COUNT0=COUNT0。 END IF。 S1(0)=CODEOUTV(1)。 DS02: DFF PORT MAP(S0(1),CLK,S0(2))。 ADD_B: PROCESS(CLKB) BEGIN IF(CLKB39。139。 S0(4)=S0(3)。 S1(4)=39。 COUNT1=0。 S0(4)=S0(3)。139。 ELSE S1(4)=S1(3)。 END IF。 S1(4)=S1(3)。 COUNT1=0。 ELSE COUNT1=COUNT1。 END IF。 OUTPUT: PROCESS(CLK) 01表示為+1,11表示為1,00表示為0 BEGIN IF(CLK39。 FLAGOB=1。 FLAGOB=1。 ELSIF(FLAGOB=2)THEN CODEOUT=01。 FLAGOV=1。 FLAGOV=2。 ELSIF(FLAGOV=2)THEN CODEOUT=01。 FLAGOB=FLAGOB。 END PROCESS OUTPUT。USE 。 DEHDB3: OUT STD_LOGIC)。 +1 SIGNAL COUNT10: INTEGER RANGE 1 DOWNTO 0。)THEN IF(CLR=39。 REG0=39。 REG2=39。 REG4=39。 REG0=39。 REG2=39。 REG4=REG3。139。 REG4=REG3。 REG0=39。 REG2