【正文】 039。039。 COUNT10=0。 V END IF。 REG3=REG2。 REG1=REG0。 REG0=39。 ELSE COUNT01=1。039。039。039。039。 COUNT10=0。039。039。039。039。039。 COUNT10=0。139。139。 1 BEGIN PROCESS(CLK,CLR) BEGIN IF(CLK39。 SIGNAL COUNT01: INTEGER RANGE 1 DOWNTO 0。END ENTITY DEHDB3。 CLR: IN STD_LOGIC。ENTITY DEHDB3 IS PORT(HDB3_DATA: IN STD_LOGIC_VECTOR(1 DOWNTO 0)。USE 。END ARCHITECTURE RTL。 END IF。 FLAGOV=FLAGOV。 FLAGOB/FLAGOV:0表示還未遇到V/B,1表示遇到奇數(shù)個V/B,2表示遇到偶數(shù)個V/B ELSE CODEOUT=00。 FLAGOV=1。 FLAGOV=2。 END IF。 ELSIF(FLAGOB=2)THEN CODEOUT=11。 ELSIF(FLAGOB=1)THEN CODEOUT=01。 FLAGOB/FLAGOV:0表示還未遇到V/B,1表示遇到奇數(shù)個V/B,2表示遇到偶數(shù)個V/B ELSIF(CODEOUTB=11)THEN IF(FLAGOV=0)THEN IF(FLAGOB=0)THEN CODEOUT=01。 FLAGOB=1。 FLAGOB=2。 END IF。 ELSIF(FLAGOV=2)THEN CODEOUT=01。 ELSIF(FLAGOV=1)THEN CODEOUT=11。)THEN IF((CODEOUTB=01) OR (CODEOUTB=10))THEN 1/B IF(FLAGOB=0)THEN IF(FLAGOV=0)THEN CODEOUT=01。EVENT AND CLK=39。S0(4)。 END PROCESS ADD_B。 END IF。 S1(4)=S1(3)。 END IF。 S1(4)=S1(3)。139。 S0(4)=S0(3)。 COUNT1=1。 ELSIF(CODEOUTV=01)THEN IF(COUNT1=0)THEN FIRST_1=39。 END IF。 S0(4)=S0(3)。 COUNT1=0。 S0(4)=39。 ELSE IF(COUNT1=0)THEN v之間的1為偶數(shù) S1(4)=39。 END IF。 S1(4)=S1(3)。 ELSE COUNT1=0。039。139。)THEN FIRSTV=1。 ELSE IF(COUNT0_S=39。 S1(4)=S1(3)。)THEN COUNT1=0。)THEN IF(CODEOUTV=11)THEN IF(FIRSTV=0)THEN IF(FIRST_1=39。EVENT AND CLKB=39。 調(diào)元件DFF,即D觸發(fā)器 BCLK: CLKB=NOT CLK。 DS13: DFF PORT MAP(S1(2),CLK,S1(3))。 DS12: DFF PORT MAP(S1(1),CLK,S1(2))。 DS11: DFF PORT MAP(S1(0),CLK,S1(1))。 S0(0)=CODEOUTV(0)。 END IF。 END CASE。 COUNT0_S=39。 WHEN OTHERS= CODEOUTV=00。 CODEOUTV=00。039。 COUNT0=0。139。039。 01表示1 COUNT0=0。139。 COUNT0=0。139。139。 BEGIN ADD_V: PROCESS(CLK,CLR) 添加破壞符號V程序 BEGIN IF(CLK39。 Q: OUT STD_LOGIC)。 COMPONENT DFF 調(diào)元件DFF,即D觸發(fā)器 PORT(D: IN STD_LOGIC。 SIGNAL FIRST_1: STD_LOGIC。 SIGNAL FLAGOV: INTEGER RANGE 2 DOWNTO 0。 SIGNAL S3: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL S1: STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 SIGNAL COUNT1: INTEGER RANGE 1 DOWNTO 0。 SIGNAL COUNT0: INTEGER:=0。END ENTITY ENHDB3。 CLR : IN STD_LOGIC。ENTITY ENHDB3 IS PORT(CODEIN : IN STD_LOGIC。,00表示0,01表示1添加符號B時用00表示0,01表示1,10表示B最終輸出時是以11表示+1,00表示1,10表示0LIBRARY IEEE。表示39?；贔PGA的HDB3編譯碼的建模與實現(xiàn) 附錄一附錄一 HDB3碼編碼器完整源程序本程序在添加破壞符號V時用39。衷心感謝百忙之中抽出時間評閱我的論文的各位老師，感謝他們評閱本文付出的辛勤勞動。楊老師那嚴謹?shù)闹螌W態(tài)度，求實的科學精神和一絲不茍的工作作風令我終生難忘。本文基于FPGA的HDB3編/譯碼的建模與實現(xiàn)方法具有一定的通用性，可以用到其它基帶碼型的編/譯碼實現(xiàn)場合。② 可以在VHDL的軟件QUARTUSⅡ上對HDB3碼的編譯碼代碼進行調(diào)試，正確后才下載到硬件平臺上，節(jié)省了系統(tǒng)開發(fā)的成本。采用時序仿真的驗證方法，基本可以保證設計的可靠性。對于HDB3編/譯碼實現(xiàn)部分，在其編碼模塊的硬件電路中，本畢業(yè)設計采用CD74HC4052四選一數(shù)模選擇器來實現(xiàn)，對于其譯碼模塊的硬件電路中，為了能夠滿足實時通信的要求，本畢業(yè)設計采用了AD790和SE5539這兩種高速的電壓比較器來實現(xiàn)；在HDB3碼編/譯碼的軟件部分，使用EDA的硬件描述性語言VHDL對HDB3碼進行代碼的編譯和仿真，從仿真的結(jié)果來看，其建模是正確的。此種設計方法就是把一個復雜的系統(tǒng)分成幾個部分，再把每部分劃分成若干子模塊，各模塊獨立進行設計，采用這種模塊化設計，有利于提高工作效率。從仿真結(jié)果來看，正確實現(xiàn)了HDB3碼的譯碼過程。并且從QUARTUSⅡ的編譯時可知，此譯碼模塊的占用邏輯單元為10，對邏輯單元的占用率小于1%，占用引腳為5，這與編碼器引腳的占用一致，而對于存儲單元的占用為0，可知此譯碼器的資源的占用相當少，便于以后的系統(tǒng)升級與優(yōu)化。~。當輸入代碼為01時，判斷計“+1”計數(shù)器是COUNT01否為2，即為偶數(shù)，此段代碼前面計數(shù)器COUNT01計數(shù)到有奇數(shù)個“+1”，則再加上這個“+1”則為偶數(shù)，所以此時對所有寄存器清0，并把移位寄存器的最高位賦值給輸出緩沖寄存器REG4。039。039。039。039。 COUNT10=0。在本譯碼程序中，由于需要根據(jù)現(xiàn)在狀態(tài)決定過去狀態(tài)的事件，為了實現(xiàn)這一個結(jié)果，本程序中設計了一個五位移位寄存器來寄存過去的狀態(tài)即將輸出的狀態(tài)，為了輸入的是“+1”還是“1”和達到扣V扣B的功能，在本譯碼程序中設計了一個計“+1”計數(shù)器COUNT01和一個計“1”計數(shù)器COUNT10來對輸入的信號進行計數(shù)判斷，最終達到對HDB3碼進行譯碼的目的。 DEHDB3=REG4。 END IF。 ……………… END IF。 REG0=39。 ELSE COUNT01=COUNT01。 REG4=REG3。 REG2=REG1。139。COUNT10=1。 …………………… REG4=REG3。 ELSIF(HDB3_DATA=10)THEN 1 IF(COUNT10=1)THEN COUNT01=0。039。039。039。039。039。 COUNT10=0。139。139。 PROCESS(CLK,CLR) BEGIN IF(CLK39。根據(jù)圖示可以看出，HDB3碼的譯碼器比較的簡單，在其程序模塊中，只有計“+1”計數(shù)器COUNT01，計“1”計數(shù)器COUNT10和一個5位的移位寄存器所組成。由此可知當輸入“+1”輸出的是01，輸入“1”時輸出的是10，輸入“0”時輸出的是00。SE5539是一種高頻率的集成運放電路。由前面分析可知，EDA軟件QUARTUSⅡ是不能在波形仿真中處理雙/單極性變換的，因此，本文采用一個外部硬件電路來實現(xiàn)雙/單極性的變換。：雙/單極性變換檢測V和扣V扣B雙相碼HDB3NRZ HDB3碼譯碼器模型，HDB3碼的譯碼器模型中，是由單雙極性變換電路和V檢測扣V扣B兩個模塊組成。因而可從所接收的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，在V碼前面的三位代碼必然是取代碼，在譯碼時，需要全部復原為四個連“0”。而當無V脈沖時，HDB3碼的脈沖是“+1”和“1”交