【導(dǎo)讀】課題研究的目的和意義··············································1. 國內(nèi)外的研究現(xiàn)狀··················································1. 課題研究的內(nèi)容及預(yù)期目標(biāo)···········································2. 2FIR數(shù)字低通濾波器的設(shè)計··············································3. 數(shù)字濾波器概述····················································3. FIR濾波器的基本結(jié)構(gòu)···························&#1

　　

【正文】 、置 0的功能即可，因而本設(shè)計中用 D 觸發(fā)器組成寄存器，實現(xiàn)寄存功能。在 CP 正跳變邊沿前接受輸入信號，正跳變邊沿觸發(fā)翻轉(zhuǎn)，正跳變邊沿后輸入即被封鎖。 寄存器的 VHDL 語言實現(xiàn) （ 8位） LIBRARY IEEE。 15 USE 。 ENTITY dff8 IS PORT( clk : IN STD_LOGIC。 clear : IN STD_LOGIC。 Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END dff8。 ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=39。139。 THEN Dout=00000000。 ELSIF clear=39。039。 THEN IF(clk39。EVENT AND clk=39。139。) THEN Dout = Din。 END IF。 END IF。 END PROCESS。 END a。 圖 寄存器的模塊圖 圖 寄存器的波形仿真 16 完全符合設(shè)計要求。 （ 2）加法器 在將兩個多位二進(jìn)制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自低位的進(jìn)位，即將兩個對應(yīng)位的加數(shù)和來自低位的進(jìn)位 3個數(shù)相加。這種運算稱為全加，所用的電路稱為全加器。 多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。并行進(jìn)位加法器通常比串行級聯(lián)加法器占用更多的資源。隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來 越大，因此，在工程中使用加法器時，要在速度和容量之間尋找平衡點。 本次設(shè)計采用的是并行加法器方式。實現(xiàn)兩個二進(jìn)制數(shù)字的相加運算。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 （以下以 12 位數(shù)加 16 位數(shù)生成 16 位數(shù)的加法器為例） LIBRARY IEEE。 USE 。 USE 。 ENTITY add121616 is PORT( clk : in STD_LOGIC。 Din1 :in signed (11 downto 0)。 Din2 :in signed (15 downto 0)。 Dout:out signed (15 downto 0) )。 END add121616。 ARCHITECTURE a of add121616 is SIGNAL s1: signed(15 downto 0)。 BEGIN s1=(Din1(11)amp。Din1(11)amp。Din1(11)amp。Din1(11)amp。Din1)。 PROCESS(Din1,Din2,clk) BEGIN if clk39。event and clk=39。139。 then 17 Dout=s1+Din2。 end if。 end process。 end a。 圖 加法器的模塊圖 圖 加法器的仿真波形 完全符合設(shè)計要求。 (3)減法器 減法器的原理與加法器類似，尤其是并行式的減法器與加法器的區(qū)別僅僅在于最后的和數(shù)為兩數(shù)相減。如： Dout=Din2s1。 由上面簡化電路的需要，當(dāng)乘法器常系數(shù)為負(fù)數(shù)的，可以取該數(shù)的模用來 作為乘法器的輸入，其輸出作為一個減法器的輸入即可。故減法器要實現(xiàn)兩個二進(jìn)制數(shù)相減的運算。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 減法器的 VHDL 語言實現(xiàn) （以下以 16 位數(shù)減去 14 位數(shù)輸出 16位數(shù)的減法器為例） LIBRARY IEEE。 USE 。 USE 。 ENTITY sub141616 is PORT( clk : in STD_LOGIC。 Din1 :in signed (13 downto 0)。 18 Din2 :in signed (15 downto 0)。 Dout :out signed(15 downto 0))。 END sub141616。 ARCHITECTURE a of sub141616 is SIGNAL s1: signed(15 downto 0)。 BEGIN s1=(Din1(13)amp。Din1(13)amp。Din1)。 PROCESS(Din1,Din2,clk) BEGIN if clk39。event and clk=39。139。 then Dout=Din2s1。 end if。 end process。 end a。 圖 減法器的模塊圖 圖 減法器的波形仿真 完全符合設(shè)計要求。 (4)乘法器 從資源和速度考慮，常系數(shù)乘法運算可用移位相加來實現(xiàn)。 將常系數(shù)分解成幾個 2 的冪的和形式。 下例為乘 14 電路設(shè)計 ， 算法： 14=8+4+2。實現(xiàn)輸入帶符號數(shù)據(jù)與固定數(shù)據(jù)兩個二進(jìn)制數(shù)的乘法運算。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 19 乘法器的 VHDL 語言實現(xiàn) LIBRARY ieee。 USE 。 USE 。 ENTITY mult14 is PORT( clk : IN STD_LOGIC。 Din : IN SIGNED (8 DOWNTO 0)。 Dout : OUT SIGNED (12 DOWNTO 0) )。 END mult14。 ARCHITECTURE a OF mult14 IS SIGNAL s1 : SIGNED (11 DOWNTO 0)。 SIGNAL s2 : SIGNED (10 DOWNTO 0)。 SIGNAL s3 : SIGNED (9 DOWNTO 0)。 SIGNAL s4 : SIGNED (12 DOWNTO 0)。 BEGIN P1:process(Din) BEGIN s1(11 DOWNTO 3)=Din。 s1( 2 DOWNTO 0)=000。 s2(10 DOWNTO 2)=Din。 s2(1 DOWNTO 0)=00。 s3(9 DOWNTO 1)=Din。 s3(0)=39。039。 if Din(8)=39。039。 then s4=(39。039。amp。s1(11 downto 0))+(00amp。s2(10 DOWNTO 0))+(000amp。s3(9 DOWNTO 0))。 else s4=(39。139。amp。s1(11 downto 0))+(11amp。s2(10 DOWNTO 0))+(111amp。s3(9 20 DOWNTO 0))。 end if。 end process。 P2: PROCESS(clk) BEGIN if clk39。event and clk=39。139。 then Dout=s4。 end if。 END PROCESS。 END a。 圖 乘法器的模塊圖 圖 乘法器的波形仿真 結(jié)果完全符合設(shè)計要求。 21 5 FIR 濾波器的綜合與仿真 綜合及仿真的意義 綜合技術(shù)實際上是設(shè)計的正向過程，就是幫助設(shè)計者自動完成不同層次和不同形式的設(shè)計描述之間的轉(zhuǎn)換。數(shù)字系統(tǒng)的設(shè)計可以在不同層次上進(jìn)行。其中最高的設(shè)計層次為系統(tǒng)層，最低為電路層，電路層上的設(shè)計可以給出其互連線結(jié)構(gòu)。在每一層上，數(shù)字系統(tǒng)都可以用三種方式描述。即：行為描述，著重于系統(tǒng)和其它部件與環(huán)境交互作用的方式，如輸入與輸出的映射關(guān)系；結(jié)構(gòu)描述，給出組成系統(tǒng)的互連部件的集合，常用 于 網(wǎng)表描述；物理描述，確定系統(tǒng)設(shè)計構(gòu)成的規(guī)格。與數(shù)字系統(tǒng)不同 的設(shè)計層次相對應(yīng)，綜合也可以在各個層次上進(jìn)行，通?？梢苑譃槿齻€層次：（ 1）高層次綜合（ 2）邏輯綜合（ 3）版圖綜合。 仿真在一個完整的設(shè) 計中具有很大的意義。根據(jù)仿真的結(jié)果分析參數(shù)對設(shè)計的影響，為正確做 出設(shè)計奠定基礎(chǔ)。 本設(shè)計仿真的目的是在軟件環(huán)境下 了解設(shè)計描述與設(shè)計意圖的一致性。 及早 地發(fā)現(xiàn)錯誤點 ,以便 及時 的修正 ,降低相關(guān)工作的復(fù)雜度 ,提高設(shè)計的準(zhǔn)確度。同時使工作得到優(yōu)化。 仿真的分類： (a)功能仿真：功能仿真僅對設(shè)計描述的邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計要求，仿真過程不涉及具體器件的硬 件特性，如延遲特性。 (b)時序仿真：又稱為后仿真，是在電路已經(jīng)映射到特定的工藝環(huán)境后，將電路的路徑延遲和門延遲考慮進(jìn)對電路行為的影響后，來比較電路的行為是否還能夠在一定條件下滿足設(shè)計構(gòu)想。 FIR 數(shù)字低通濾波器的仿真 （ 1） 設(shè)定輸入信號 根據(jù)設(shè)計要求，輸入信號范圍是： [177。 99， 0， 0， 0， 177。 70， 0， 0， 0， 177。 99， 0， 0， 0， 177。 70， … ] 我們?nèi)我庠O(shè)定輸入信號為： X＝ [99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0， 0，70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0] （ 2） 輸出信號理論值 由 FIR數(shù)字濾波器的公式 22 計算出相應(yīng)的理論值。 （ 3） 相應(yīng)仿真輸出結(jié)果 圖 時序仿真圖 通過 MATLAB 工具 計算 理論輸出值 的過程 如下 圖 通過 MATLAB 工具計算理論輸出值 23 輸出結(jié)果 y[n] 理論值 仿真結(jié)果 MATLAB 卷積值 /512 經(jīng)仿真器仿真 3 4 2 5 5 13 4 35 41 20 7 17 26 15 8 24 y[0] 37 y[1] 24 y[2] 8 y[3] 15 y[4] 24 y[5] 15 y[6] 8 y[7] 24 y[8] 37 y[9] 24 y[10] 8 y[11] 15 y[12] 24 y[13] 15 y[14] 8 y[15] 24 y[16] 37 y[17] 24 表 FIR 數(shù)字低通濾波器理論值和仿真結(jié)果一覽表 FIR 數(shù)字低通濾波器的綜合 FIR 濾波器的整體電路基本與其原理圖類似。整體電路如下圖所示： 24 圖 FIR 濾波器的整體電路圖 限于篇幅，將整個電路縮小如上，詳見電子版源程序框圖 。 濾波器濾波性能的再驗證 為了更為形象的測試所設(shè)計濾波器的濾波性能，已知 sf =44KHz， fc =，對頻率為 5KHz 的正弦波進(jìn)行抽樣，其 MATLAB 實現(xiàn)如下： 圖 用 MATLAB 對 5KHz 正弦波抽樣 將所得結(jié)果進(jìn)行四舍五入，得到量化整數(shù)值，并將其作為仿真輸入，其仿真結(jié)果如下圖所示： 25 圖 5KHz 離散信號的仿真波形 由于 周期時延，其輸出結(jié)果應(yīng)該記為 [22， 29， 22， 4， 17， ]將其作為離散信號輸入，其離散信號波形的 MATLAB 實現(xiàn)如下： 圖 頻率為 5KHz 的 離散信號 輸入 輸出波形圖 由輸出離散信號的波形圖可以看出， 5KHz 的正弦波通過了該 FIR 濾波器，但是由于時序的原因，產(chǎn)生了一定角度的移相。 為了進(jìn)一步驗證該濾波器的性能，在 5KHz 正弦信號的基礎(chǔ)上增加 20KHz 余弦信號的干擾信號，同樣用 44KHz 的采樣頻率對其進(jìn)行抽樣，其 MATLAB 實現(xiàn)如下： 圖 用 MATLAB 對 混合信號的 抽樣 26 同樣，將所得結(jié)果進(jìn)行四舍五入，得到量化整數(shù)值，并將其作為仿真輸入，其仿真結(jié)果如下圖所示： 圖 混合離散信號的仿真波形圖 由于其周期時延，其 輸出結(jié)果應(yīng)該記為 [22， 29， 21， 4， 16， ]，與 5KHz的抽樣信號輸出極其吻合！ 圖 混合離散信號的輸入輸出波形圖 通過對比， 我們完全有理由相信 5KHz 的離散信號通過了濾波器，而 20KHz 的離散信號被濾除！ 該濾波器性能良好， 且波形基本沒有毛刺，實驗 完全符合設(shè)計要求！ 27 6 總結(jié) 數(shù)字濾波器的實現(xiàn)，通常有兩種方法。一是軟件實現(xiàn)，利用計算機(jī)選擇相應(yīng) 的算 法，編制出高質(zhì)量的正確程序。另一種方法是硬件實現(xiàn)，利用數(shù)字器件，例 如 :加法器 ,常數(shù)乘法器和延遲器等裝配成專門設(shè)備，但硬件方案的確定一般通 過 編程，即在計算機(jī)上進(jìn)行仿真。所以一個功能優(yōu)良的硬件實現(xiàn)與軟件實現(xiàn)有著 密 切的關(guān)系。 而這次利用 FPGA 技術(shù)來設(shè)計 帶 通數(shù)字濾波器，有著非常優(yōu)越的軟件條件?？梢?實現(xiàn)以少量集成 芯片 實現(xiàn)高質(zhì)量濾波器的設(shè)計。而且在硬件實現(xiàn)前用軟件方法仿真 模擬，以此來縮短設(shè)計周期，減少工作量，提高設(shè)計成功率。具有以往設(shè)計方 法所沒有的優(yōu)越性。而且它具有硬件調(diào)試方便的優(yōu)點。 按照最優(yōu)方案進(jìn)行設(shè)計。先進(jìn)行軟 件編程， 程序編譯通過后，進(jìn)行波形仿真，再進(jìn)行系統(tǒng)編譯和仿真。 設(shè)計過程中遇到的主要問題 : (1)全新接觸 FPGA的知識以及相關(guān)軟件 ,中文資料較少 ,需要更好的英文水平去參閱英文資料。 (2)在配置和使用上的問題，對 MarsEP1C3SCore 核心板所知甚少，不能熟練進(jìn)行操作，如引腳分配等。 (3)程序調(diào)試的問題，還不能熟練的解決一些常見錯誤。如在編譯成功后，對其仿真時提示錯誤信息： Error: Run Generate Functional Simulation Netlist (quartus_map fir generate_functional_sim_list) to generate functional simulation list for top level entity fir before running the Simulator (quartus_sim)，此時，選擇 Processing，在其下拉菜單中選擇 Generate Functional Simulation Netlist， 成功生成后再對其進(jìn)行仿真即可。 在設(shè)計中還出現(xiàn)了一個 較 為 復(fù)雜 的錯誤 ： 第一遍設(shè)計時 ，原本 d8 信號是直接進(jìn)入乘法器 242，這樣輸出為 15位，再經(jīng)過四個延時器與左邊加起來的信號同步，最后在進(jìn)入一個加法器，此加法器輸入信號為左邊來的 16 位信號，和乘法器 242輸出的信號 15 位，各取前 8 位信號相加，輸出最后結(jié)果。理論上，無論是輸入輸出信號的位數(shù)，還是考慮延時同步，還是舍去的位數(shù)多少都沒有問題，所以我認(rèn)為這種設(shè)計是可行的。 到了仿真模擬結(jié)果的時候，粗略一看，好像和 MATLAB 計算出的卷積結(jié)果差不多，但是仔細(xì)一看發(fā)現(xiàn)雖然大部分結(jié)果都差不多，但有幾位數(shù)幾乎擴(kuò)大了一倍： 28 圖 設(shè)計中出現(xiàn)的錯誤的仿 真波形 仔細(xì)看，可以發(fā)現(xiàn)有 88， 84， 87出現(xiàn)，其他位上出入不大。 為了解決這個問題我想可能是乘法器 242 的問題，雖然理論上說的通，但是畢竟左邊和右邊的原理圖在位數(shù)和經(jīng)過延時器順序上有了出入，也許問題就出在這。于是重新修改了乘法器 mult242。 輸入 9 位輸出 16 位；修改了最后的加法器 add888，輸入都為 16 位輸出為 8位；增加一個延時器 dff89,接在 d8 信號后面，輸入 8位輸出 9位，相當(dāng)于右邊電路的第一級加法器產(chǎn)生的效果。修改了延時器 dff15,由原來的 15位改成了現(xiàn)在的 16 位。 這樣相當(dāng)于 d8 信號先經(jīng)過延 時器 dff89 輸出 9 位信號，進(jìn)入乘法器 242 輸出16 位信號，再經(jīng)過 3 次延時器 dff15，達(dá)到和右邊信號同步的目的，最后進(jìn)入加法器 add888,取前 8位和右邊得到的數(shù)據(jù)相加輸出結(jié)果。 果然這樣，再看最后的數(shù)據(jù)就正確了。另外由于本次設(shè)計的是 17 階濾波器，所以在精度上與更高階的濾波器有一定的差距，但是可以接受，能反映出波形變化的趨勢。 設(shè)計中還需進(jìn)一步改進(jìn)的地方 : (1)基本的 FIR濾波器的實現(xiàn)算法多是卷積運算形式 ,可用加法器和乘法器直接實現(xiàn) ,這種直接實現(xiàn) FIR 濾波器的方法在速度和節(jié)省資源上都不是最有效的。乘法器 的速度影響著整個系統(tǒng)的速度 ,如果可以實現(xiàn)快速乘法器的設(shè)計 ,則可以大大提高整個系統(tǒng)的速度。 本設(shè)計采用的 DA 算法和關(guān)于對稱性質(zhì)的利用，使整個系統(tǒng)的速度大為提高。但由于本人能力有限，未能充分利用 FPGA 器件的最大特點，即基于查找表原理。 在硬件資源的充分利用方面很是欠缺。 (2)可以利用 FPGA 自帶的 IP 核進(jìn)行濾波器的設(shè)計 ,取出高位 ,再結(jié)合自己的程序設(shè)計 ,可以縮短設(shè)計周期 ,并較為可靠。 (3)本文只是做了完整的 FPGA設(shè)計的一部分 ,實現(xiàn)了功能仿真 ,FPGA是一個龐大的知識系統(tǒng) ,需要學(xué)習(xí)的知識非常多 ,以后還可以做時序 仿真 ,將所做內(nèi)容下載到 芯片里 ,可以做成實物。 29 參考文獻(xiàn) [1]潘松 、 黃繼業(yè) .EDA 技術(shù)實用教程 [第 2版 ].科學(xué)出版社， 2020. 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