【導(dǎo)讀】設(shè)計(jì)并制作一個(gè)數(shù)字幅頻均衡功率放大器。該放大器包括前置放大、帶阻網(wǎng)絡(luò)、數(shù)字幅頻。均衡和低頻功率放大電路，其組成框圖如圖1所示。輸入信號(hào)經(jīng)過前置放大并經(jīng)過帶阻網(wǎng)絡(luò)后，信號(hào)的幅度將按照頻率的不同而衰減。號(hào)通過低頻功放。模擬式均衡功率放大器避免了大量的軟件編程，但是性能不穩(wěn)定，而且不符。合本題目的數(shù)字幅頻均衡的任務(wù)要求。本方案利用FPGA進(jìn)行數(shù)字處理以實(shí)現(xiàn)幅頻均衡。方案一：利用兩級(jí)OP07放大，OP07放大倍數(shù)較高，且元件易購得。大約超過10kHz時(shí)增益隨頻率的變化而變化。AD603增益高且穩(wěn)定，NE5532噪聲低，在。另外，鑒于輸入信號(hào)為有效值小于10mV的小信號(hào)，放大器應(yīng)考慮噪聲影響。中OP07在頻率范圍內(nèi)增益不夠穩(wěn)定。常用的放大器中理想情況下甲類放大器的最高效率為50%，乙類功放的最高頻率為%，器達(dá)不到效率≥60%的系統(tǒng)要求。為了達(dá)到較高的精度，所用電阻精確度均。IFR9530和IFR530組成對管使用，NE5532構(gòu)成電壓驅(qū)動(dòng)激勵(lì)級(jí)，功率放大器采用±20

　　

【正文】 nk 文件夾中， Math Operations 庫中的 Add 模塊， 圖 Add 模塊 采用默認(rèn)參數(shù)設(shè)置。 （ 3）加入 Input 與 Output 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫中的 Input 與 Output 模塊， 畢業(yè)設(shè)計(jì)（論文） 23 圖 Input 與 Output 模塊 圖 Input 模塊 參數(shù)設(shè)置 設(shè)置有符號(hào)整數(shù)均為 16 位， 如圖 所示。 （ 4） 加入 Shift Taps 模塊 添加 Altera DSP Builder Blockset 文件夾中， Storage 庫中的 Shift Taps 模塊， 畢業(yè)設(shè)計(jì)（論文） 24 圖 Shift Taps 模塊 圖 Shift Taps 模塊 參數(shù)設(shè)置 設(shè)置參數(shù) Number of Taps 為 20， Distance Between Taps 為 1，如圖 所示。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。Bus 庫中的 Bus Conversion 模塊， 圖 Bus Conversion 模塊 畢業(yè)設(shè)計(jì)（論文） 25 圖 Bus Conversion 模塊 參數(shù)設(shè)置 其中輸入位寬的設(shè)置與圖 所示的乘加子系統(tǒng)輸出匹配，即位寬為 38。由于在 節(jié)中將雙精度系數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)時(shí)乘以 1024，所以這里需要將濾波器結(jié)果除以 1024，即截掉低 10 位， 如圖 所示。 （ 6） 加入 clock 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 clock 模塊， 圖 clock 模塊 畢業(yè)設(shè)計(jì)（論文） 26 圖 clock 模塊 參數(shù)設(shè)置 設(shè)置 RealWorld Clock Period 為 20ns,Simulink Sample Time 為 2e8，如圖 所示。 （ 7）加入 Signal Compiler 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 Signal Compiler 模塊， 圖 Signal Compiler 模塊 采用默認(rèn)參數(shù)設(shè)置。 畢業(yè)設(shè)計(jì)（論文） 27 （ 8）加入 Scope 模塊 添加 Simulink 文件夾中， Sinka 庫 中的 Scope 模塊， 圖 Scope 模塊 圖 Scope 模塊 參數(shù)設(shè)置 設(shè)置通道數(shù)為 4，如圖 所示。 各模塊 的連接 將上述所有模塊 拖入新建模型后，修改設(shè)置參數(shù)，最后進(jìn)行連線。 濾波器模型如圖 所示。 畢業(yè)設(shè)計(jì)（論文） 28 圖 FIR 濾波器模型 畢業(yè)設(shè)計(jì)（論文） 29 5 Simulink 仿真 完成模型設(shè)計(jì)之后，在 Simulink 環(huán)境下對模型進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)結(jié)果是否正確。 仿真時(shí)間設(shè)定 圖 仿真時(shí)間設(shè)定 選擇命令菜單 Simulation/Configuration parameters，將其中 Stop time 改為5e5。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口 。 畢業(yè)設(shè)計(jì)（論文） 30 圖 仿真前示波器模塊無顯示 按 Ctrl+T 鍵開始仿真。 仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動(dòng)比例顯示波形。 畢業(yè)設(shè)計(jì)（論文） 31 圖 仿真后示波器模塊顯示 仿真 結(jié)果分析 本文第 4 節(jié)所設(shè)計(jì)的 FIR 低通濾波器模型，系統(tǒng)頻率為 50MHz，通帶截止頻率 Fpass 為 1MHz。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。 仿真結(jié)束后，觀察示波器模塊， 圖 示波器第一欄顯示波形 示波器第一欄為頻率為 500KHz 的正弦波， 畢業(yè)設(shè)計(jì)（論文） 32 圖 示波器第 二 欄顯示波形 示波器第二欄為頻率為 5MHz 的正弦波， 圖 示波器第 三 欄顯示波形 示波器第三欄為第一欄和第二欄的兩列正弦波疊加后的波形， 圖 示波器第 四 欄顯示波形 示波器第四欄為第三欄的波形（即第一欄和第二欄的兩列正弦波疊加后的波形），經(jīng)過 FIR 低通濾波器后的波形輸出。 從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號(hào)通過 FIR 低通濾波器后被濾除。可以表明，當(dāng)高于 FIR 低通濾波器截止頻率的波形通過模型時(shí)，將會(huì)被濾除。 畢業(yè)設(shè)計(jì)（論文） 33 6 總結(jié) 本次 基于 FPGA的 FIR數(shù)字低通濾波器的設(shè)計(jì) 最終能實(shí)現(xiàn)對 通過濾波器的高頻信號(hào)的濾 除 ， 在這一設(shè)計(jì)過程中加深自己對于 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理的知識(shí)的了解，有著很大的幫助 。本設(shè)計(jì) 利用 FPGA 軟件設(shè)計(jì)工具 Quartus II中的 DSP Builder 濾波器模塊 和 MATLAB 中的 FDATool 濾波器模塊 相結(jié)合，遵照 DSP Builder 設(shè)計(jì)規(guī)則，表現(xiàn)出了 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn)。 同時(shí)也考慮到了兩者不兼容之處，通過合理的轉(zhuǎn)換加以處理。 在本文中對本次設(shè)計(jì)的各個(gè)模塊進(jìn)行了詳細(xì)的分析與說明，其中重點(diǎn)部分是FIR 低通濾波器模型的建立 ， 并附加以仿真演示和結(jié)果分析 ， 次要闡述 FPGA 技術(shù)以及 DSP 數(shù) 字信號(hào)處理，涵蓋了兩者之間聯(lián)系， 使之 一目了然。 同時(shí)本文也闡明了 個(gè)別模塊的參數(shù)設(shè)置調(diào)整，以及其對于濾波器的作用 。使本文層次清楚明了，易于理解。 在仿真結(jié)束后，我也對硬件 可能的 實(shí)施做了一定的研究。 首先要將仿真中用到的 FIR 濾波器模型進(jìn)行調(diào)整。按照直接數(shù)字頻率合成 (DDS)原理，在 FPGA 內(nèi)部產(chǎn)生兩個(gè)不同頻率正弦波的疊加信號(hào)作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內(nèi)部信號(hào)。 接著對新模型進(jìn)行編譯，生成 Quartus II 項(xiàng)目。再利用 Quartus II 軟件進(jìn)行引腳鎖定，全編譯生成下載文件并 下載到 DE2 開發(fā)板。最后就可以利用 SignalTap II Logic Analyzer 觀察 FPGA內(nèi)部信號(hào)并驗(yàn)證設(shè)計(jì)的正確性了。 從本次完成設(shè)計(jì)的過程中，我也發(fā)現(xiàn)了 自身能力上的 許多不足。首先是對于軟硬件的熟練掌握情況；其次是雖然本設(shè)計(jì)有很多優(yōu)勢，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。 從選題到設(shè)計(jì)到最后的完成報(bào)告，期間的過程是漫長的，我也受益匪淺。整個(gè)設(shè)計(jì)使我 主要 對 FPGA 技術(shù) 有了一個(gè)較為充分的學(xué)習(xí)與探究，以及對于其發(fā)展趨勢有了一個(gè)全方面的認(rèn)識(shí)。 對于我今后的學(xué)習(xí)或者是工作一定會(huì) 有很大的幫助。 畢業(yè)設(shè)計(jì)（論文） 34 參考文獻(xiàn) [1] 馬建國，孟憲元 . 電子設(shè)計(jì)自動(dòng)化技術(shù)基礎(chǔ) [M].北京： 清華大學(xué) 出版社 , 2020 [2] 孟憲元，錢偉康 . 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FPGA設(shè)計(jì)及應(yīng) 用 [M].西安 ： 西安電子科技大學(xué) 出版社， 2020 畢業(yè)設(shè)計(jì)（論文） 35 致謝 本設(shè)計(jì)及學(xué)位論文是在我的導(dǎo)師 張葵 老師的悉心指導(dǎo)下逐步完成的。在幾個(gè)月的學(xué)習(xí)和研究中，起初對 FPGA 一無所知 ，對 設(shè)計(jì)所需要使用到的幾款軟件更是一籌莫展，后來在張 老師的幫助和指導(dǎo)下，我閱讀了大量的資料和書籍，最終對其有了初步的認(rèn)識(shí)與了解。在逐步的努力下，我掌握了整個(gè)設(shè)計(jì)的基本框架與系統(tǒng)理論。 本設(shè)計(jì)將 FPGA 技術(shù)與 FIR 低通濾波器相結(jié)合，最終通過 FPGA 實(shí)現(xiàn)了 FIR低通濾波器的作用。 從選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙 和難題，但在老師和同學(xué)的幫助下，都被一一攻破了。 在此向幫助和指導(dǎo)過我的各位老師 及同學(xué) 表示最 誠摯 的感謝！ 同時(shí)也要 感謝這篇論文所涉及到的各位學(xué)者。本文引用了數(shù)位學(xué)者的研究文獻(xiàn)，如果沒有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作。 最后，我要向在百忙之中抽時(shí)間對本文進(jìn)行審閱、評(píng)議和參加本人論文答辯的各位師長表示 衷心的 感謝！ 大學(xué)四年來， 從一開始的懵懂無知，到接下去的稍有起色，后知后覺的我總是晚了同學(xué)們一步?？墒窃陔娦畔蹈魑焕蠋煹年P(guān)心教導(dǎo)下，我最終還是被拉出了深淵。雖然很多地方還不盡如人意，好在已經(jīng) 踏上正軌，可以說電信系的每一位老師，輔導(dǎo)員都幫助過我。寫下心聲，寥寥幾行文字遠(yuǎn)不能表達(dá)我心中的發(fā)自肺腑的感激之情。 在今后新的征程中，無論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責(zé)任、懷抱著期望和夢想，堅(jiān)定、自信地走下去。 即將離開天華，對于我來說又是個(gè)全新的起點(diǎn)。如今才發(fā)現(xiàn)校園處處有美好。在今后的學(xué)習(xí)，生活，工作中，我一定會(huì)用對待這次畢業(yè)設(shè)計(jì)的態(tài)度去面對每一件事情。最后，再次至上崇高的敬意和謝意。 畢業(yè)設(shè)計(jì)（論文） 36 附錄 附錄 1 FIR 濾波器仿真模型圖 畢業(yè)設(shè)計(jì)（論文） 37 附錄 2 FIR 濾波器 測試 模型圖 附錄 3 FPGA 定點(diǎn)數(shù)轉(zhuǎn)換程序 a=[ 畢業(yè)設(shè)計(jì)（論文） 38