【正文】 PLL 和其他分頻模塊， DSP Builder 使用同步設(shè)計規(guī)則將Simulink 設(shè)計轉(zhuǎn)換成硬件設(shè)計，在 DSP Builder 中，所有的時許模塊（如 Delay模塊）都是以單一時鐘上升沿工作，這個時鐘頻率為整個系統(tǒng)的采樣頻率。這種轉(zhuǎn)換是硬件設(shè)計的關(guān)鍵步驟，因?yàn)檗D(zhuǎn)Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉(zhuǎn)成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動流程 自動流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Netlist 產(chǎn)生 Quartus II 生成編程文件 （ .pof， .sof） 下載至硬件 換的位數(shù)和小數(shù)點(diǎn)的位置將直接影響所需的硬件資源和系統(tǒng)精度。 對于硬件電路設(shè)計， Simulink 信號必須轉(zhuǎn)換成與硬件結(jié)構(gòu)相對應(yīng)的總線格式。 圖 31 DSP Builder 設(shè)計流程圖 DSP Builder 設(shè)計規(guī)則遵循以下三點(diǎn)： （ 1） 位寬 設(shè)計規(guī)則 在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進(jìn)制的補(bǔ)碼浮點(diǎn)數(shù)，而雙精度數(shù)對 FPGA 是不可行的。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲功能等基本操作。 DSP Builder 依賴于Math Works 公司的數(shù)學(xué)分析工具 MATLAB/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Simulink 中進(jìn)行圖形化設(shè)計和仿真，同時又通過 Signal Compiler 可以把 MATLAB/Simulink 的設(shè)計文件（ .mdl）轉(zhuǎn)成相應(yīng)的硬件描述語言 VHDL 設(shè)計文件（ .vhd） ,以及用于控制綜合與編譯的 TCL 腳本。 DSP Builder 將 The MathWorks MATLAB 和 Simulink 系統(tǒng)級設(shè)計工具的算法開發(fā)、仿真和驗(yàn)證功能與 VHDL 綜合、仿真和 Altera 開發(fā)工具整合在一起，實(shí)現(xiàn)了這些工具的集成。 (2) 重構(gòu)的靈活性： FPGA 的硬件可再配置特性使其實(shí)現(xiàn)的高性能 DSP 具有極大的靈活性，對于所設(shè)想的算法可以用專門的定制結(jié)構(gòu)實(shí)現(xiàn)； (3) 最佳的性價比：隨著半導(dǎo)體工藝的線寬進(jìn)一步縮小，器件規(guī)模增加， FPGA價格不斷降低，可以花費(fèi)低的成本實(shí)現(xiàn)設(shè)計系統(tǒng)的集成化。 FPGA 是具有極高并行度的信號處理引擎，能夠滿足算法復(fù)雜度不斷增加的 應(yīng)用要求，通過并行方式提供極高性能的信號處理能力。 對系數(shù)進(jìn)行量化并選取適當(dāng)運(yùn)算結(jié)構(gòu)后，便可以采用 FPGA 來實(shí)現(xiàn) DSP 系統(tǒng)了。 對系數(shù)進(jìn)行量化后，還需要選取運(yùn)算結(jié)構(gòu)，不同的結(jié)構(gòu)所需的存儲器及乘法器資源是不同的，前者影響復(fù)雜度，后者影響運(yùn)算速度。所以必須將系數(shù) ak ， bk 進(jìn)行量化，以有限長的二進(jìn)制數(shù)的形式表示。前者采用的 是無限精度，后者采用的是雙精度浮點(diǎn)數(shù)。一般情況下， DSP 就是把輸入序列通過一定的運(yùn)算變換成輸出序列。 FPGA內(nèi)部包括了上述的所有器件，因而成為實(shí)現(xiàn) DSP 的理想選擇。 DSP 系統(tǒng)的時鐘速率與它的采樣率一般是不相同的。對于只包含組合邏輯的系統(tǒng)，等待時間通常按照絕對的時間單位或者門延遲的數(shù)目表示。關(guān)鍵通道的計算時間決定一個 DSP 系統(tǒng)的最小可處理的時鐘周期或最大的時鐘頻率。此時一個路徑的長度正比于它的計算時間。 DSP 系統(tǒng)根據(jù)每秒處理的采樣率，用采樣率來表征，也稱為流量。 在處理或計算中，全部算法執(zhí)行一次稱為一個迭代。但是，一旦硬件達(dá)到所要求的采樣率，就沒有必要提高計算的執(zhí)行速度了。 由于 DSP 與其他通用計算機(jī)技術(shù)互相區(qū)別的兩個重要特性是實(shí)時流量要求和數(shù)據(jù)驅(qū)動特性。 第 3 章 FPGA DSP 系統(tǒng)設(shè)計分析 DSP 的基本概念 數(shù)字信號處理 (DSP)技術(shù)的迅速發(fā)展，已經(jīng)廣泛應(yīng)用于 3G 通信，網(wǎng)絡(luò)會議，多媒體系統(tǒng)，雷達(dá)聲納，醫(yī)學(xué)儀器，實(shí)時圖像識別以及民用電器等，而且所有這一切在功能實(shí)現(xiàn)，性能指標(biāo)與成本方面都在不斷增加其要求。本文主要采用模塊法。 FIR 數(shù)字濾波器的設(shè)計方法 FIR 濾波器設(shè)計方法以直接逼近所需離散時間系統(tǒng)的頻率響應(yīng)為基礎(chǔ)。 鑒于 IIR 數(shù)字濾波器最大缺 點(diǎn)：不易做成線性相位，而現(xiàn)代圖像、語聲、數(shù)據(jù)通信對線性相位的要求是普遍的。應(yīng)用最廣的是線性、時不變數(shù)字濾波器，以及 FIR 濾波器。 數(shù)字濾波器的分類 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。它可以是時不變的或時變的、因果的或非因果的、線性的或非線性的。數(shù)字濾波器在 語言信號處理 、圖像信號處理、醫(yī)學(xué)生物信號處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。為得到模擬信號，數(shù)字濾波器處理的輸出數(shù)字信號須經(jīng) 數(shù)模轉(zhuǎn)換 、平滑。應(yīng)用數(shù)字濾 波器處理模擬信號時，首先須對輸入模擬信號進(jìn)行限帶、抽樣和模數(shù)轉(zhuǎn)換。由于電子計算機(jī)技術(shù)和 大規(guī)模集成電路 的發(fā)展，數(shù)字濾波器已可用計算機(jī)軟件實(shí)現(xiàn)，也可用大規(guī)模集成數(shù)字硬件實(shí)時實(shí)現(xiàn)。數(shù)字濾波器的功能是對輸入離散信號的數(shù)字代碼進(jìn)行運(yùn)算處理，以達(dá)到改變信號頻譜的目的。 第 2 章 FIR 數(shù)字濾波器的理論研究及分析 數(shù)字濾波器的理論基礎(chǔ) 數(shù)字濾波器是 通過對數(shù)字信號的運(yùn)算處理，改變信號頻譜，完成濾波作用的算法或裝置。還可以與 MATLAB 和 DSP Builder 結(jié)合，進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)；使用內(nèi)嵌的 SOPC Builder 設(shè)計工具，配合 Nios II IDE 集成開發(fā)環(huán)境，進(jìn)行基于 Nios II軟核處理器的嵌入式系統(tǒng)開發(fā)。進(jìn)行設(shè)計仿真時，既可以利用 Quartus II 軟件自己的仿真工具，也可以 利用如 ModelSim 等第三方仿真工具。 Altera 公司的 Quartus II 軟件是一種集編輯，編譯，綜合，布局布線，仿真與器件編程于一體的集成設(shè)計環(huán)境。 Quartus II 是 Altera 公司在 2020 年推出的第四代開發(fā)工具，是一個集成化的多平臺設(shè)計環(huán)境，能夠直接滿足特定的設(shè)計需要，在 FPGA 和 CPLD 設(shè)計各個階段都提供了工具支持，并為可編程片上系統(tǒng)（ SOPC）提供全面的設(shè)計環(huán)境，是一個系統(tǒng)級的高效的 EDA 設(shè)計工具。 Max+Plus II 在 FPGA 設(shè)計工具里是一個劃時代的產(chǎn)品，它提供了一種和結(jié)構(gòu)無關(guān)的圖形化的設(shè)計環(huán)境，功能強(qiáng)大，使用方便。 Altera 的 FPGA 開發(fā)工具已經(jīng)經(jīng)歷了四代。 FPGA 軟件設(shè)計工具 Quartus II Altera 公司和 Xilinx 公司為代表的 FPGA 廠商，除了在 FPGA 產(chǎn)品線上不斷推陳出新之外，也在不懈地提高開發(fā)軟件的設(shè)計能力，他們的軟件產(chǎn)品在很多方面一點(diǎn)都不遜色于專業(yè)的 EDA 廠 商，所以從這個角度來說， FPGA 廠商也是 EDA公司。 Quartus II 是 Altera 公司在 2020 年推出的第四代開發(fā)工具，是一個集成化的多平臺設(shè)計環(huán)境，能夠直接滿足特定設(shè)計需要，在 FPGA 和 CPLD 設(shè)計各個 階段都提供了工具支持，并為可編程片上系統(tǒng) (SOPC)提供全面的設(shè)計環(huán)境，是一個系統(tǒng)級的高效的 EDA 設(shè)計工具。 Max+Plus II 在 FPGA 設(shè)計工具里是一個劃時代的產(chǎn)品，它提供了一種與結(jié)構(gòu)無關(guān)的圖形化設(shè)計環(huán)境，功能強(qiáng)大，使用方便。 Altera 的 FPGA 開發(fā)工具已經(jīng)經(jīng)歷了四代。 Altera 公司和 Xilinx 公司為代表的 FPGA 廠商，除了在 FPGA 產(chǎn)品線上不斷推陳出新之外，也在不懈地提高開發(fā)軟件的設(shè)計能力，他們的軟件產(chǎn)品在很多方面一點(diǎn)也不遜色于專業(yè)的 EDA 廠商，所以從這個角度來說， FPGA 廠商也是 EDA 公司。因此，發(fā)展國內(nèi) FPGA 產(chǎn)業(yè)不是要不要的問題，而是怎么發(fā)展的問題。 FPGA 行業(yè)集中度很高，幾家美國公司掌握著行業(yè)的 “制空權(quán) ”。 自 1985 年問世以來， FPGA 從集成電路與系統(tǒng)家族一個不起眼的小角色逐漸成為電子設(shè)計領(lǐng)域的重要器件。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL及 CPLD 器件）相比，F(xiàn)PGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 161RAM）來實(shí)現(xiàn)組合邏輯，每個查找表連接到一個 D 觸發(fā)器的輸入端，觸 發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動 I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array） 這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block） 、輸出輸入模塊 IOB（ Input Output Block） 和內(nèi)部連線 （ Interconnect） 三個部分。 FPGA（ Field－ Programmable Gate Array） ，即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 數(shù)字濾波器的好壞對相關(guān)的眾多工程技術(shù)領(lǐng)域影響很大，一個好的數(shù)字濾波器會有效的推動眾多的工程技術(shù)領(lǐng)域改造和學(xué)科發(fā)展。數(shù)字濾波器在 語言信號處理 、圖像信號處理、醫(yī)學(xué)生物信號處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用 。為得到模擬信號，數(shù)字濾波器處理的輸出數(shù)字信號須經(jīng)數(shù)模轉(zhuǎn)換 、平滑。應(yīng)用數(shù)字濾波器處理模擬信號時，首先須對輸入模擬信號進(jìn)行限帶、抽樣和模數(shù)轉(zhuǎn)換。 而數(shù)字濾波器在這門學(xué)科中占有很重要的地位。其 涉及 到 許多學(xué)科而又廣泛應(yīng)用于許多領(lǐng)域 ， 20 世紀(jì) 60 年代以來，隨著計算機(jī)和信息技術(shù)的飛速發(fā)展，數(shù)字信號處理技術(shù)應(yīng)運(yùn)而生并得到迅速的發(fā)展。上世紀(jì) 60 年代，數(shù)字信號處理在理論層上發(fā)展迅猛。其中的通信領(lǐng)域所涉及到的各種信號更是重中之重。 關(guān)鍵詞 ： FPGA， FIR 低通濾波器 ， DSP Builder， Simulink Abstract In the mod