【正文】 2． 當(dāng)程序下載到實(shí)驗(yàn)箱后，數(shù)碼管顯示錯(cuò)位，并且小時(shí)隨秒同時(shí)跳動(dòng)。 在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，更進(jìn)一步地了解和熟悉有關(guān)數(shù)字電路的知識(shí)和具體的應(yīng)用。 硬件電路連接說(shuō)明 FLEX10K芯片 EPF10K10LC844的 1引腳 接入頻率約為 1Hz的脈沖， 43 引腳接入頻率約為 1KHz的掃描脈沖， 2 引腳接復(fù)位按鈕 (RESET)，用于時(shí) 間清零 。在 時(shí)， dain 變?yōu)?1， speak 和 lamp 都變?yōu)榈碗娖剑ú辉賵?bào)警）。039。 else count=count+1。 整點(diǎn)聲報(bào)時(shí)輸出，外接蜂鳴器 lamp:out std_logic_vector(2 downto 0))。 段碼譯碼模塊 的仿真 實(shí)現(xiàn) 由圖 310 可以看出， 此模塊是將掃描模塊的 dout信號(hào)輸出的 BCD碼轉(zhuǎn)換為數(shù)碼管可以顯示的段碼。 when0110=led7s=1011111。 led7s:out std_logic_vector(6 downto 0))。 end process。 “ 011”時(shí)選擇“分的各位”計(jì)數(shù)值顯示，點(diǎn)不亮 when100=daout=hour(3 downto 0)。 “ 001”時(shí)選擇“秒的各位”計(jì)數(shù)值顯示，點(diǎn)不亮 when010=daout=min(3 downto 0)。 case count is when000=daout=sec(3 downto 0)。 定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)，六進(jìn)制循環(huán)計(jì)數(shù)（ 6 個(gè)數(shù)碼管顯示） begin sel=count。 entity selmk is port(clk1:in std_logic。 END behave。)THEN 檢測(cè)小時(shí)模塊的脈沖上升沿 IF(count(3 downto 0)=1001)THEN 小時(shí)的各位是否到“ 9” IF(count1623)THEN count=count+7。 ENTITY hour IS PORT(clk:IN STD_LOGIC。 分模塊的仿真 實(shí)現(xiàn) 由圖 34 可以看出，當(dāng) clk 輸入脈沖信號(hào)時(shí)， 態(tài) 掃描控制模塊 daout和 count 開(kāi)始啟動(dòng)計(jì)數(shù)，這時(shí)時(shí) 進(jìn)位 enhour為低電平，且 時(shí)設(shè)置 hour_set也為低電平。 分鐘各位到“ 9”后，十位計(jì)數(shù)沒(méi)到“ 5”，則“ 7”變?yōu)椤?0”，同 時(shí)向十位進(jìn)位 END IF。 enhour=(enhour1 or enhour2)。 clk 為分鐘模塊的脈沖輸入信號(hào)，接秒模塊的進(jìn)位輸出 clk1 接秒脈沖輸入， hour_set 為小時(shí)調(diào)整 enhour:OUT STD_LOGIC。在 時(shí)將 min_set 設(shè)置為高電平， 此刻分進(jìn)位 enmin 產(chǎn)生與clk相同頻率的信號(hào)脈沖，當(dāng)在 ， min_set為 低電平，那么 enmin也為低電平（無(wú)脈沖）。 else count=count+1。 檢測(cè)秒模塊的 1Hz 脈沖上升沿 elsif(clk39。 architecture behave of sec is signal count:std_logic_vector(6 downto 0)。 整點(diǎn)聲音報(bào)時(shí) 輸出 信號(hào) speak接 蜂鳴器輸入，信號(hào) lamp[2..0]控制整點(diǎn)時(shí)產(chǎn)生 60 秒的 LED發(fā)光二極管彩燈閃爍報(bào)時(shí) 輸出信號(hào) 。 時(shí)模塊為一個(gè) 24 進(jìn)制的計(jì)數(shù)器， daout 為 向 動(dòng)態(tài) 掃描控制模塊 提供秒的個(gè)位和十位數(shù)據(jù)的信號(hào)。 引腳說(shuō)明以及 設(shè)計(jì)方案 clk 為秒脈沖輸入端，由晶振與分頻計(jì)數(shù)器（ CD4060）組成的脈沖發(fā) 生電路提供頻率為 1Hz的秒脈沖輸入信號(hào)； smclk 為動(dòng)態(tài)掃描控制模塊的輸入 端 ，由脈沖發(fā)生電路 輸入 頻率約 1kHz 的脈沖信號(hào)； hourset、 minset和 reset分別為 時(shí) 設(shè)置 、分 設(shè)置 和 時(shí)間 清零輸入 端 ， 連 接按鈕開(kāi)關(guān)； a、b、 c、 d、 e、 f、 g、 dp 為顯示段碼輸出，接數(shù)碼管的段碼輸入 （ led7s6len7s0） ； sel0、 selsel2 接 SN74LS138N 譯碼器 的輸入端 ； speaker 為數(shù)字鐘的整點(diǎn)聲音報(bào)時(shí)輸出，接蜂鳴器進(jìn)行整點(diǎn)聲音報(bào)時(shí)， lamp0、 lamp1和 lamp2為數(shù)字鐘的 報(bào)時(shí)燈光輸出 ，分別接 三只 LED發(fā)光二極管，進(jìn)行整點(diǎn)報(bào)時(shí)發(fā)光 。按鍵作為調(diào)準(zhǔn)時(shí)、分及秒清零的功能鍵。 18 附錄 14 數(shù)字時(shí)鐘的硬件設(shè)計(jì)過(guò)程 12 整點(diǎn)報(bào)時(shí)模塊的仿真實(shí)現(xiàn) 7 時(shí)模塊 VHDL 程序 6 分模塊 VHDL 程序 4 秒模塊 VHDL 程序 2 硬件要求 2 數(shù)字鐘的功能 2 數(shù)字鐘整體設(shè)計(jì)方案 時(shí)鐘基本功能： 1．具有時(shí)、 分、秒顯示， 24 小時(shí)循環(huán)計(jì)時(shí)功能； 2．具有時(shí)間校準(zhǔn)（調(diào)時(shí) /對(duì)時(shí)）功能?？蓴U(kuò)展其它功能。 1 第 2 章 數(shù)字時(shí)鐘的設(shè)計(jì)方案及 FPGA 的頂層設(shè)計(jì) 蜂鳴器和發(fā)光二極管用 于產(chǎn)生整點(diǎn)時(shí)的聲光報(bào)時(shí)信號(hào)。 數(shù)字鐘電路原理圖見(jiàn)附錄 。 分計(jì)數(shù)到 60 時(shí)的進(jìn)位輸出信號(hào) enhour1 和時(shí)調(diào)整輸入信號(hào) hourset，經(jīng)或 關(guān)系 后接時(shí)脈沖輸入端 clk。 圖 21 頂層電路設(shè)計(jì)原理圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 4 第 3 章 數(shù)字時(shí)鐘的底層模塊設(shè)計(jì) 秒模塊設(shè)計(jì) 圖 31 秒模塊頂層設(shè)計(jì)原理圖 秒模塊 VHDL 程序 library ieee。 定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)， 60 循環(huán)計(jì)數(shù) signal enmin1,enmin2:std_logic。event and clk=39。 秒個(gè)位沒(méi)計(jì)到“ 9”時(shí)，秒計(jì)數(shù) 值加“ 1” enmin1=39。當(dāng) 時(shí)，清零 reset 設(shè)置為低電平，此刻 daout 和 count 都將清零，當(dāng) 時(shí)reset恢復(fù)為高電平， daout和 coutn兩者重新開(kāi)始計(jì)數(shù)。 enhour 為分鐘模塊的進(jìn)位輸出 daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 60 分鐘到和調(diào)時(shí)鍵均向小時(shí)模塊產(chǎn)生進(jìn)位脈沖 PROCESS(clk) BEGIN IF(clk39。 ELSE count=count+1。在 ，將 hour_set 設(shè)置為高電平，此時(shí) enhour產(chǎn)生與 clk1相同的頻率信號(hào)。 daout:OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 小時(shí)各位到“ 9”后，計(jì)數(shù)沒(méi)到 “ 23”，則加“ 7”變?yōu)椤?0”，同時(shí)向十位進(jìn)位 ELSE count=000000。 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 9 時(shí)模塊的 仿真實(shí)現(xiàn) 由圖 36 可以看出，當(dāng) clk 輸入脈沖信號(hào)時(shí)，動(dòng) 態(tài) 掃描控制模塊 daout和 count開(kāi)始啟動(dòng)計(jì)數(shù)。 動(dòng)態(tài)掃描輸入脈沖 sec,min:in std_logic_vector(6 downto 0)。 process(clk1) begin if(clk139。dp=39。dp=39。dp=39。 end behave。 end entity decl7s。 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 12 when0111=led7s=1110000。 如上所述功能實(shí)現(xiàn) 。 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 13 整點(diǎn)光報(bào)時(shí)輸出，可外接紅、藍(lán)、黃三個(gè)發(fā)光二極管 end entity bsmk。 end if。 沒(méi)到整點(diǎn)