【正文】 電路 ，下載實現(xiàn)數(shù)字時鐘的 基本 功能。 9 動態(tài)顯示掃描模塊的仿真實現(xiàn) 12 整點報時模塊設(shè)計（發(fā)揮部分） 系統(tǒng)提供 FPGA/CPLD下載板及相應(yīng)的其它硬件資源。 分模塊 主體為 60 進(jìn)制的計數(shù)器 ， daout 為 向 動態(tài) 掃描控制模塊 提供分的個位和十位數(shù)據(jù)的信號。 enmin 為秒模塊進(jìn)位輸出 daout:out std_logic_vector(6 downto 0))。 秒計數(shù)值“ 0000000”（零秒） else count=count+7。 use 。 分鐘模塊的 60 分鐘進(jìn)位輸出 enhour1 置“ 1”，向時模塊產(chǎn)生進(jìn)位 信息與控制工程學(xué)院硬件課程設(shè)計說明書 7 count=0000000。 use 。 END IF。 3 位數(shù)碼管位選輸出，接外部 38 譯碼器輸出，譯碼輸出再經(jīng)驅(qū)動接數(shù)碼管共陰極端 end entity selmk。dp=39。039。 when0100=led7s=0110011。 脈沖輸入，可接 1Hz 秒脈沖輸入，用于整點聲報時發(fā)出間斷報時響聲 dain:in std_logic_vector(6 downto 0)。 else lamp=000。 此時檢查 PC 機(jī)與硬件箱的連接情況，確認(rèn)數(shù)據(jù)線連接無誤后點擊“ Programmer”對話框中的“ Configure”進(jìn)行對器件編程的下載，當(dāng)進(jìn)度條達(dá)到 100 的時候會提示下載成功。通過這次的設(shè)計實驗更進(jìn)一步地增強(qiáng)了實驗的動手能力，對數(shù)字鐘的工作與原理有了更加透徹的理解。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 如上所述功能實現(xiàn)。 if(count=01)then lamp=001。 圖 310段碼譯碼模塊時序仿真圖 整點報時模塊設(shè)計 （發(fā)揮部分） 圖 311 整點報時模塊頂層設(shè)計原理圖 整點報時模塊 VHDL 程序 LIBRARY ieee。 architecture behave of decl7s is begin process(num) begin case num is abcdefg 字形 when0000=led7s=1111110。139。039。 7 位二進(jìn)制數(shù)表示的秒、分計數(shù)輸入 hour:in std_logic_vector(5 downto 0)。 小時各位到“ 9”后，如果計數(shù)值大于“ 23”，則置小時為“零” END IF。當(dāng) ， hour_set恢復(fù)低電平， enhour也變?yōu)榈碗娖剑o脈沖）。event and clk=39。 daout計數(shù)到六十， enmin產(chǎn)生脈沖后 daout和 count 清零并重新開始計數(shù)。139。 use 。 可編程邏輯器件 FPGA 的頂層設(shè)計 用頂層設(shè)計采用原理圖輸入設(shè)計、底層設(shè)計采用 VHDL 設(shè)計的原理圖與 VHDL 混合設(shè)計方法設(shè)計帶整點報時功能的數(shù)字鐘，所以此設(shè)計可 分為頂層與底層設(shè)計， 共分為六 個模塊，即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊 、段碼譯碼模塊 和整點報時模塊。14 信息與控制工程學(xué)院硬件課程設(shè)計說明書 III 硬件下載過程 10 段碼譯碼模塊設(shè)計 8 時模塊的仿真實現(xiàn) 6 分模塊的仿真實現(xiàn) 4 秒 模塊的仿真實現(xiàn) 2 第 3 章 數(shù)字時鐘的底層模塊設(shè)計 四、設(shè)計時間及進(jìn)度安排 設(shè)計時間共三周（ ～ ） ,具體安排如下表： 周安排 設(shè) 計 內(nèi) 容 設(shè)計時間 第一周 學(xué)習(xí)可編程邏輯器件開發(fā)工具 Max+plusII 的使用及 原理圖 輸入設(shè)計方法， 熟悉硬件電路（顯示及驅(qū)動電路）， 學(xué)習(xí) VHDL， 設(shè)計 時、分、秒模塊 ， 并進(jìn)行 軟件仿真。 1 硬件平臺 12 整點報時模塊 VHDL 程序 時鐘的時間顯示采用 6位 LED數(shù)碼管（動態(tài)掃描驅(qū)動方式），采用系統(tǒng)提供的 1Hz脈沖輸出作為時鐘的秒輸入。 Enhour 為分鐘進(jìn)位，每 60 分產(chǎn)生一個高電平的信號，作為時模塊的時鐘輸入； 秒計數(shù)到 60時的進(jìn)位輸出信號 enhour1和分鐘調(diào)整輸入信號 minset，經(jīng)或 關(guān)系 后接分的脈沖輸入端 clk； clk1為時調(diào)整脈沖，接 1Hz 脈沖； hour_set為時鐘設(shè)置，低電平是不影響分模塊工作，當(dāng)它為高電平時， enmin信號會隨之產(chǎn)生一個和 clk頻率相同的信號，達(dá)到調(diào)整時的目的。 2n1≥ 60， n=7， 27=64，分鐘用 7 位二進(jìn)制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）為個位， 60 循環(huán)計數(shù) end entity sec。 秒各位到“ 9”后，十位計數(shù)沒到“ 5”，則加“ 7”變?yōu)椤?0”，同時向十位進(jìn)位 end if。 ENTITY min IS PORT(clk,clk1,hour_set:IN STD_LOGIC。 分鐘計數(shù)值回零“ 0000000”（零分） ELSE count=count+7。 use 。 END PROCESS。 基于 FPGA 的數(shù)字時鐘設(shè)計 10 architecture behave of selmk is signal count:std_logic_vector(2 downto 0)。039。 “ 101”時選擇“時的各位”計數(shù)值顯示，點不亮 end case。 when0101=led7s=1011011。 分鐘模塊計數(shù)輸入 speak:out std_logic。 count(0)=39。 信息與控制工程學(xué)院硬件課程設(shè)計說明書 15 圖 42 器件編程選擇對話框 硬件電路連接 圖 43 引腳連接示意圖 基于 FPGA 的數(shù)字時鐘設(shè)計 16 編程下載成功后單擊軟件中的“ MAX+plus II” — “ Floorplan Editor”查看引腳連接示意圖 ,如圖 43，根據(jù)引腳圖連接各硬件。 在實驗中遇到的問題： 1．將程序編寫完成后，進(jìn)行編譯時發(fā)生錯誤，進(jìn)行檢查發(fā)現(xiàn)錯誤并改正后編譯成功。學(xué)會了利用 MAX+PlusII 和 DXP 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。 由此可以看出在 dain 為零時，分鐘即為零。 end if。 如上所述功能實現(xiàn) 。 end entity decl7s。dp=39。dp=39。 動態(tài)掃描輸入脈沖 sec,min:in std_logic_vector(6 downto 0)。 小時各位到“ 9”后，計數(shù)沒到 “ 23”，則加“ 7”變?yōu)椤?0”，同時向十位進(jìn)位 ELSE count=000000。在 ，將 hour_set 設(shè)置為高電平，此時 enhour產(chǎn)生與 clk1相同的頻率信號。 60 分鐘到和調(diào)時鍵均向小時模塊產(chǎn)生進(jìn)位脈沖 PROCESS(clk) BEGIN IF(clk39。當(dāng) 時，清零 reset 設(shè)置為低電平，此刻 daout 和 count 都將清零，當(dāng) 時reset恢復(fù)為高電平， daout和 coutn兩者重新開始計數(shù)。event and clk=39。 圖 21 頂層電路設(shè)計原理圖 基于 FPGA 的數(shù)字時鐘設(shè)計 4 第 3 章 數(shù)字時鐘的底層模塊設(shè)計 秒模塊設(shè)計 圖 31 秒模塊頂層設(shè)計原理圖