【正文】 再加上器件對(duì)信號(hào)的延時(shí)等問題，實(shí)際下載到實(shí)驗(yàn)箱上后會(huì)出現(xiàn)一系列的問題，因此方正圖和電路圖連接圖還是有一定區(qū)別的。 硬件下載過程 接口設(shè)置 在當(dāng)前文件下單擊“ File” — “ Project” — “ Set Project to Current File”指定文件，點(diǎn)擊“ MAX+plus II” — “ Programmer” 彈出下載對(duì)話框如圖 41，后選擇“ Options” — “ Hardware Setup”在對(duì)話框中選擇“ ByteBlaster(MV)”后單擊確定按鈕完成設(shè)置。 整點(diǎn)光報(bào)時(shí)，可接綠色發(fā)光二極管 elsif(count=11)then lamp=100。 use 。 when0010=led7s=1101101。 daout(1 downto 0)=hour(5 downto 4)。039。 4 位十進(jìn)制碼計(jì)數(shù)輸入 dp:out std_logic。 小時(shí)個(gè)位沒計(jì)到“ 9”且計(jì)數(shù)沒到“ 23”時(shí)，加“ 1” ELSE count=000000。 如上所述功能實(shí)現(xiàn)。)THEN 檢測(cè)分鐘模塊的脈沖上升沿 IF(count(3 downto 0)=1001)THEN 分鐘的各位是否到“ 9” IF count(6 downto 4)=101THEN 分鐘各位到“ 9”后，十位計(jì)數(shù)到“ 5” enhour1=39。 圖 32 秒模塊仿真 圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 6 分模塊設(shè)計(jì) 圖 33 分模塊頂層設(shè)計(jì)原理圖 分模塊 VHDL 程序 LIBRARY ieee。139。 entity sec is port(clk,reset,min_set:in std_logic。 秒模塊主體為 60 進(jìn)制的計(jì)數(shù)器 ， daout 為 向 動(dòng)態(tài) 掃描控制模塊 提供秒的個(gè)位和十位數(shù)據(jù)的信號(hào)。采用 Altera公司的器件進(jìn)行設(shè)計(jì)，開發(fā)調(diào)試時(shí)采用 Altera的 FPGA 芯片 FLEX10K10LC84，設(shè)計(jì)完成后下載生成數(shù)字鐘硬件于 Altera的 CPLD芯片 EPM7128SLC84中，實(shí)現(xiàn)數(shù)字鐘功能。11 段碼譯碼模塊的仿真實(shí)現(xiàn) 1 開發(fā)工具 第三周 實(shí)現(xiàn)基本要求之外的其它擴(kuò)展功能；用 PROTEL軟件繪制 整體硬件原理圖；撰寫并完成硬件課程設(shè)計(jì)說明書，測(cè)試硬件設(shè)計(jì)作品的功能，進(jìn)行課程設(shè)計(jì)答辯。 五、指導(dǎo)教師評(píng)語及學(xué)生成績(jī) 指導(dǎo)教師評(píng)語 : 年 月 日 成績(jī) 指導(dǎo)教師 (簽字 ): 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) II 目 錄 硬件 課程設(shè)計(jì)任務(wù)書 利用 Altera 可編程邏輯器件開發(fā)實(shí)驗(yàn)系統(tǒng)進(jìn)行設(shè)計(jì)。 reset 為秒清零； enmin 為分鐘進(jìn)位，每 60 秒產(chǎn)生一個(gè)高電平的信號(hào)，作為分模塊的時(shí)鐘輸信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 3 入； clk 為秒模塊的時(shí)鐘輸入，接 1Hz 脈沖信號(hào)； min_set 為分鐘設(shè)置，低電平是不影響秒模塊工作，當(dāng)它為高電平時(shí)， enmin信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk頻率相同的信號(hào)，達(dá)到調(diào)整分鐘的目的。clk 為 1Hz 的秒脈沖輸入信號(hào)， reset 為秒清零（復(fù)位）信號(hào) min_set 為分鐘調(diào)整 enmin:out std_logic。 秒模塊的 60 秒進(jìn)位輸出 enmin 置“ 1”，向分模塊產(chǎn)生進(jìn)位 count=0000000。 use 。139。 圖 34 分模塊仿真圖 時(shí)模塊設(shè)計(jì) 圖 35 時(shí)模塊頂層設(shè)計(jì) 原理圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 8 時(shí)模塊 VHDL 程序 LIBRARY ieee。 小時(shí)計(jì)數(shù)已到“ 23”時(shí)，計(jì)數(shù)值回零“ 000000”（零時(shí)） END IF。 時(shí)、分、秒間的間隔“點(diǎn)”輸出 sel:out std_logic_vector(2 downto 0))。daout(2 downto 0)=sec(6 downto 4)。dp=39。 when0011=led7s=1111001。 entity bsmk is port(clk:in std_logic。 整點(diǎn)光報(bào)時(shí)，可接黃色發(fā)光二極管 end if。 圖 41 接口設(shè)置對(duì)話框 器件編程的下載 接口設(shè)置成功以后，單擊“ JIAG” — “ MultiDevice JIAG Chain Setup”進(jìn)入器件編程選擇對(duì)話框，如圖 42，此時(shí)點(diǎn)擊“ Select Programming File” 找到文件名為“ ”的 編程 文件并 按“ ADD” 添加 到列表 后 點(diǎn)擊 “ OK” 退出對(duì)話框 ，完成設(shè)置 。 此次的數(shù)字鐘設(shè)計(jì)重點(diǎn)在于報(bào)時(shí)模塊的代碼編寫。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上 下模塊接口的設(shè)計(jì)。 圖 312 整點(diǎn)報(bào)時(shí)模塊仿真圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 14 第 4 章 數(shù)字 時(shí)鐘的設(shè)計(jì)實(shí)現(xiàn) 數(shù)字時(shí)鐘的硬件設(shè)計(jì)過程 (1) 開發(fā) 環(huán)境 的打開 單擊“開始” — “所有程序” — “ MAX+plus II BASELINE” —“MAX+plus II BASELINE” (2) 建立文件 單擊“ MAX+plus II” — “ Gnaphic Editor”來建立新的文件， 輸入各模塊原理圖、引腳、原件，定義后連接原理圖和原件以及引腳，單擊“保存” — “編譯”進(jìn)行文件的編譯錯(cuò)誤檢查。 整點(diǎn)光報(bào)時(shí)，可接紅色發(fā)光二極管 elsif(count=10)then lamp=010。 use 。 when0001=led7s=0110000。 “ 100”時(shí)選擇“時(shí)的各位”計(jì)數(shù)值顯示，點(diǎn)亮 when others=daout(3 downto 2)=00。 “ 000”時(shí)選擇“秒的各位”計(jì)數(shù)值顯示，點(diǎn)不亮 when001=daout(3)=39。 6 位二進(jìn)制數(shù)表示的小時(shí)計(jì)數(shù)輸入 daout:out std_logic_vector(3 downto 0)。 ELSIF(count1623)THEN count=count+1。 時(shí)， daout 計(jì)數(shù)到 60， enhour 產(chǎn)生脈沖， daout 和 count 清零并 將重新計(jì)數(shù)。139。 如上所述 功能實(shí)現(xiàn)。)then if(count(3 downto 0)=1001)then 秒的個(gè)位是否到“ 9” if count(6 downto 4)=101then 秒各位到“ 9”后，十位計(jì)數(shù)到“ 5” 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 5 enmin1=39。 use 。 頂層電路設(shè)計(jì)原理圖 如 21所示。 19 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 1 第 1 章 設(shè)計(jì)的硬件平臺(tái)及開發(fā)工具 硬件平臺(tái) 本設(shè)計(jì)基于復(fù)雜可編程邏輯器件 （ CPLD/FPGA）設(shè)計(jì)并實(shí)現(xiàn)數(shù)字時(shí)鐘。 17 參考文獻(xiàn) 15 硬件電路連接說明 11 段碼譯碼模塊 VHDL 程序 2 可編程邏輯器件 FPGA 的頂層設(shè)計(jì) 第二周 學(xué)習(xí)可編程邏輯器件的文本輸入層次化設(shè)計(jì)方法，設(shè)計(jì)數(shù)字鐘的 譯碼、動(dòng)態(tài)掃描及整點(diǎn)報(bào) 時(shí)模塊，設(shè)計(jì)數(shù)字鐘 頂層