【正文】 FPGA 的頂層設(shè)計 1 硬件平臺 I 第 1 章 設(shè)計的硬件平臺及開發(fā)工具 五、指導(dǎo)教師評語及學(xué)生成績 指導(dǎo)教師評語 : 年 月 日 成績 指導(dǎo)教師 (簽字 ): 基于 FPGA 的數(shù)字時鐘設(shè)計 II 目 錄 硬件 課程設(shè)計任務(wù)書 第二周 學(xué)習(xí)可編程邏輯器件的文本輸入層次化設(shè)計方法，設(shè)計數(shù)字鐘的 譯碼、動態(tài)掃描及整點報 時模塊，設(shè)計數(shù)字鐘 頂層電路 ，下載實現(xiàn)數(shù)字時鐘的 基本 功能。可擴展其它功能。下載芯片： EPF10K10LC84（ Altera 的 FLEX10K系列芯片）。 信息與控制工程學(xué)院 硬件 課程設(shè)計說明書 基于 FPGA 的數(shù)字時鐘設(shè)計 學(xué)生學(xué)號： 學(xué)生姓名： 專業(yè)班級： 指導(dǎo)教師： 職 稱： 教授 起止日期： ～ 吉林化工學(xué)院 Jilin Institute of Chemical Technology 信息與控制工程學(xué)院硬件課程設(shè)計說明書 I 硬件課程設(shè)計任 務(wù)書 一、設(shè)計題目：基于 FPGA 的數(shù)字 時 鐘設(shè)計 二、設(shè)計目的 1．掌握利用 EDA 開發(fā)工具 Max+plusII 進行可編程邏輯器件設(shè)計的方法； 2．掌握用 FPGA進行計數(shù)器、譯碼器及 LED動態(tài)掃描顯示驅(qū)動電路設(shè)計的方法； 3．熟練掌握可編程邏輯器件的文本輸入 （ VHDL） 層次化設(shè)計方法； 4．掌握利用 Max+plusII 進行軟件仿真及對可編程邏輯器件進行硬件下載的方法。 三、設(shè)計任務(wù)及要求 設(shè)計并實現(xiàn)數(shù)字鐘。 時鐘基本功能： 1．具有時、 分、秒顯示， 24 小時循環(huán)計時功能； 2．具有時間校準(zhǔn)（調(diào)時 /對時）功能。 四、設(shè)計時間及進度安排 設(shè)計時間共三周（ ～ ） ,具體安排如下表： 周安排 設(shè) 計 內(nèi) 容 設(shè)計時間 第一周 學(xué)習(xí)可編程邏輯器件開發(fā)工具 Max+plusII 的使用及 原理圖 輸入設(shè)計方法， 熟悉硬件電路（顯示及驅(qū)動電路）， 學(xué)習(xí) VHDL， 設(shè)計 時、分、秒模塊 ， 并進行 軟件仿真。 第三周 實現(xiàn)基本要求之外的其它擴展功能；用 PROTEL軟件繪制 整體硬件原理圖；撰寫并完成硬件課程設(shè)計說明書，測試硬件設(shè)計作品的功能，進行課程設(shè)計答辯。 1 開發(fā)工具 2 數(shù)字鐘整體設(shè)計方案 2 數(shù)字鐘的功能 2 硬件要求 2 引腳說明以及設(shè)計方案 2 第 3 章 數(shù)字時鐘的底層模塊設(shè)計 4 秒模塊 VHDL 程序 4 秒 模塊的仿真實現(xiàn) 6 分模塊 VHDL 程序 6 分模塊的仿真實現(xiàn) 7 時模塊 VHDL 程序 8 時模塊的仿真實現(xiàn) 9 動態(tài)顯示掃描模塊 VHDL 程序 9 動態(tài)顯示掃描模塊的仿真實現(xiàn) 10 段碼譯碼模塊設(shè)計 11 段碼譯碼模塊的仿真實現(xiàn) 12 整點報時模塊設(shè)計（發(fā)揮部分） 12 整點報時模塊的仿真實現(xiàn) 13 第 4 章 數(shù)字時鐘的設(shè)計實現(xiàn) 14 數(shù)字時鐘的硬件設(shè)計過程 14 信息與控制工程學(xué)院硬件課程設(shè)計說明書 III 硬件下載過程 14 接口設(shè)置 14 硬件電路連接 18 附錄 采用 Altera公司的器件進行設(shè)計，開發(fā)調(diào)試時采用 Altera的 FPGA 芯片 FLEX10K10LC84，設(shè)計完成后下載生成數(shù)字鐘硬件于 Altera的 CPLD芯片 EPM7128SLC84中，實現(xiàn)數(shù)字鐘功能。系統(tǒng)提供 FPGA/CPLD下載板及相應(yīng)的其它硬件資源。按鍵作為調(diào)準(zhǔn)時、分及秒清零的功能鍵。 開發(fā)工具 利用 Altera 的可編程邏輯器件開發(fā)工具 MAX+PLUSⅡ，采用原理圖輸入的設(shè)計方法進行數(shù)字鐘的設(shè)計與調(diào)試。 圖 11 為工具環(huán)境。 硬件要求 1）可編程邏輯器件主芯片 :EPF10K10LC844。 引腳說明以及 設(shè)計方案 clk 為秒脈沖輸入端，由晶振與分頻計數(shù)器（ CD4060）組成的脈沖發(fā) 生電路提供頻率為 1Hz的秒脈沖輸入信號； smclk 為動態(tài)掃描控制模塊的輸入 端 ，由脈沖發(fā)生電路 輸入 頻率約 1kHz 的脈沖信號； hourset、 minset和 reset分別為 時 設(shè)置 、分 設(shè)置 和 時間 清零輸入 端 ， 連 接按鈕開關(guān)； a、b、 c、 d、 e、 f、 g、 dp 為顯示段碼輸出，接數(shù)碼管的段碼輸入 （ led7s6len7s0） ； sel0、 selsel2 接 SN74LS138N 譯碼器 的輸入端 ； speaker 為數(shù)字鐘的整點聲音報時輸出，接蜂鳴器進行整點聲音報時， lamp0、 lamp1和 lamp2為數(shù)字鐘的 報時燈光輸出 ，分別接 三只 LED發(fā)光二極管，進行整點報時發(fā)光 。 可編程邏輯器件 FPGA 的頂層設(shè)計 用頂層設(shè)計采用原理圖輸入設(shè)計、底層設(shè)計采用 VHDL 設(shè)計的原理圖與 VHDL 混合設(shè)計方法設(shè)計帶整點報時功能的數(shù)字鐘，所以此設(shè)計可 分為頂層與底層設(shè)計， 共分為六 個模塊，即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊 、段碼譯碼模塊 和整點報時模塊。 秒模塊主體為 60 進制的計數(shù)器 ， daout 為 向 動態(tài) 掃描控制模塊 提供秒的個位和十位數(shù)據(jù)的信號。 分模塊 主體為 60 進制的計數(shù)器 ， daout 為 向 動態(tài) 掃描控制模塊 提供分的個位和十位數(shù)據(jù)的信號。 時模塊為一個 24 進制的計數(shù)器， daout 為 向 動態(tài) 掃描控制模塊 提供秒的個位和十位數(shù)據(jù)的信號。 daout 為 向 動態(tài) 掃描控制模塊 提供時的個位和十位數(shù)據(jù)的信號。該模塊實現(xiàn)時間的動態(tài)掃描顯示 控制 。 整點報時模塊 用于產(chǎn)生整點時的 LED發(fā)光二極管彩燈 和 報時輸出。 整點聲音報時 輸出 信號 speak接 蜂鳴器輸入，信號 lamp[2..0]控制整點時產(chǎn)生 60 秒的 LED發(fā)光二極管彩燈閃爍報時 輸出信號 。 use 。 entity sec is port(clk,reset,min_set:in std_logic。 enmin 為秒模塊進位輸出 daout:out std_logic_vector(6 downto 0))。 architecture behave of sec is signal count:std_logic_vector(6 downto 0)。 enmin 為 60 秒產(chǎn)生的進位， enmin2 為調(diào)分鍵產(chǎn)生的向分模塊的進位 begin daout=count。 enmin=(enmin1 or enmin2)。039。 檢測秒模塊的 1Hz 脈沖上升沿 elsif(clk39。139。139。 秒計數(shù)值“ 0000000”（零秒） else count=count+7。 else count=count+1。039。 end if。 end behave。在 時將 min_set 設(shè)置為高電平， 此刻分進位 enmin 產(chǎn)生與clk相同頻率的信號脈沖，當(dāng)在 ， min_set為 低電平，那么 enmin也為低電平（無脈沖）。 daout計數(shù)到六十， enmin產(chǎn)生脈沖后 daout和 count 清零并重新開始計數(shù)。 圖 32 秒模塊仿真 圖 基于 FPGA 的數(shù)字時鐘設(shè)計 6 分模塊設(shè)計