【正文】 它有7條指令： ① 顯示開／關指令 ② 顯示起始行 ROW設置指令 ③ 頁 PAGE設置指令 ④ 列地址 YAddress設置指令 ⑤ 讀狀態(tài)指令 ⑥ 寫數(shù)據(jù)指令 ⑦ 讀數(shù)據(jù)指令 以下是對液晶進行初始化的 C語言程序： void LcdInit(void) { LcdCmdWr(O， 0xc0)； LcdCmdWr(1， OxcO)； LcdCmdWr(O， 0x3f)； LedCmdWr(1， Ox30； } void LcdCmdWr(bit DispArea， uchar CmdP) { if(DispArea==0) { LedCSI=I； LcdCS2=O； ) else { LcdCSI=O； LcdCS2=I； } LcdDI=0； LcdRW=。這里采樣 DMA方式，串口每發(fā) 送或者接受一個單元，都會自動觸化 DMA將其搬送到某一個緩沖區(qū)，等緩沖區(qū)滿或者半滿之后，再產(chǎn)生中斷，這樣 CPU就接受中斷而進行處理。第三種就是通過 DMA收到或者發(fā)送完一組的單元，再給 CPU中斷。 MCBSP 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 31 和 CPU的通信有 3種方式，第一種就是每收到或者發(fā)送一個單元，置標志位， CPU輪詢次標志位。這里是 McBSP被配置成 SPI方式。 下面就來按照如上的步驟來配置 MCBSP串口。 ③ 等待 2個時鐘周期，保證內部同步 ④ 然后就是按照 DXR的要求，給出數(shù)據(jù) ⑤ 因為第一步是使串口復位，所以這里要對串口使能。比如對 MCBSP的串口控制寄存器 SPCR串口控制寄存器 SPCR串口引腳寄存器 PCR、接收和發(fā)送寄存器 RCR[1， 2]， XCR[1， 2]進行配置。 DSP 的 MCBSP 初始化 VC5409提供 3個 MCBSP串口，它的硬件部分是基于標準串口的，它的特點是：全雙工通信；雙緩沖的發(fā)送和三緩沖接收數(shù)據(jù)存儲器：獨立的接收、發(fā)送幀和時鐘信號；多達 128路的發(fā)送和接收通道；數(shù)據(jù)的大小范圍包括 1 1 2 32位字長；利用 U律或者 A律的壓縮和擴展通信；幀同步和時 鐘信號的極性可編程等等。同時在在初始化過程當中， DSP和單片機處于關中斷。整個系統(tǒng)的初始化工作很重要。通常情況下系統(tǒng)初始化主要完成的工作有：完成 DSP中相關寄存器的配置，包括 DSP的 MCBSP初始化、 DSP的狀態(tài)和控制寄存器的配置；完成 DSP的程序和數(shù)據(jù)存儲空間的配置以及 DSP的時鐘發(fā)生器等的配置工作；對系統(tǒng)的 FLASH的初始化；對單片機的相關寄存器進行配置；對液晶進行復位，向液晶發(fā)初始化命令，清除液晶顯示緩沖區(qū)、初始化液晶模塊內部寄存器等；顯示主界面；設置默認的衰減／放大倍數(shù)；設置觸發(fā)產(chǎn)生電路的觸化字；初始化鍵盤掃描電路：初始化觸發(fā)電路 (包括對 FIFO的清空處理等 )，其中包括觸發(fā)信號是來自內部還是外部，上升沿還是下降沿觸發(fā)，自動觸發(fā)還是單次觸發(fā)等；根據(jù)時基大小設置采樣時鐘的分頻比等。下面主要是介紹系統(tǒng)的初始化軟件和對波形的相關算法。一般來說整個系統(tǒng)軟件可以分為硬件初始化部分；鍵盤處理部分：波形數(shù)據(jù)處理部分；波形顯示部分。采的是專用的復位芯片 TPS73HD318，上電后手動復位采用的按鈕 復位。 整個系統(tǒng)有兩種復位方式：自動上電復位和上電后手動復位。圖 521給出了電源電壓轉換的電路圖。 TPS73HD318用于 5V到 轉換。由電源電壓可以看出，這里對于電壓的轉換芯片有 MAX612 TPS73HD318和 MAX739。 ① 電源 本系統(tǒng)中有六種電源電壓： 5V、 、 +12v、 +3V、 +、 +5V。它是整個系統(tǒng)能正常工作的保證。這樣就需要相關的芯片來得到各種不同的電壓。一般情況下。 VC5409提供與仿真器直接連接的引腳信號，仿真器支持 3． 3V和 5V兩種工作電壓，這里 VC5409提供的是 ，可以直接與仿真器連 接。一般在仿真的時候， JATG仿真器一端通過 JATG接口與 DSP系統(tǒng)相連，另一端可以通過 USB總線與 PC連接，通過 PC上運行 CCS軟件對目標系統(tǒng)進行在線仿真。而 DSP通過 JTAG進行硬件調試，通過 CCS可以訪問到 DSP內的所有資源，包括所有的寄存器 ，從而提供一個實時 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 28 的硬件仿真與調試環(huán)境，便于系統(tǒng)軟件的調試。 JTAG在 DSP硬件仿真過程中是很重要的。 DSP就支持 JTAG協(xié)議。整個單片機的電路設計如下所示：首先單片機通過 10腳和 11腳分別與 MAX232相連，進行電平轉換，這樣就可以 和電腦相連，進行串行通信了。對用戶操作鍵盤，發(fā)出命令。比如說是控制液晶顯示。 圖 519 LCD模塊電路 單片機電路及鍵盤接口模塊 整個單片機電路主要是負責用戶接口。所有 LCD接口的硬件連接比較簡單，將LCD接口相關的引腳與單片機芯片上相應的引腳相連即可。 16： DB0D87數(shù)據(jù)總線。 7： R/W讀寫選擇信號 R/W1，讀選通； R/W=O，寫選通。 5： V0液晶驅動控制電壓，用于 LCD對比度調整。 3： GND系統(tǒng)地。MGLS． 19264各引腳功能如下： 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 27 2： CSA、 CSB兩片選端，供 CPU接口選用。HD61202是列驅動器，具有 64路列驅動輸出，它可與行驅動器 HD61203配合使用組成顯示驅動控制系統(tǒng)。在這里我們選擇的 LCD是 MGLS． 19264，它內藏 HDl620顯示控制器，可以實現(xiàn)人機對話菜單的顯示，和信號波形的顯示。同時它的地址和數(shù)據(jù)可鎖存，快速擦除和字編程 Word． Program扇區(qū)擦除時間 18ms：塊擦除時間 18ms典型：芯片擦除時間 70ms。并且可靠性非常的高，使用數(shù)據(jù)保存時間最高可達 100年。整個 DSP的電路圖 518如下所示： 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 26 圖 518 DSP的電路圖 FLASH 模塊 DSP硬件系統(tǒng)中選用了 SST39VFl60作為它的程序存儲器。整個 DSP部分的硬件電路主要包括程序存儲器 FLASH模塊，數(shù)據(jù)存儲器 SRAM模塊，用于人機交互的鍵盤和 LCD模塊，電源模塊。 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 24 峰值檢測電路的仿真時序圖 如 圖 515所示 。這樣就能夠捕到毛刺信號了。也就是 FIFO中。直到該窗口的所有數(shù)據(jù)都比較完，這樣就會在這個窗口的數(shù)據(jù)采集中，保持有這一次采樣的最大和最小值數(shù)據(jù)。同時第二個 AD數(shù)據(jù)也鎖存到鎖存器中。在第一個 AD轉換后的數(shù)據(jù)到來之后，時鐘電路產(chǎn)生一個脈沖，把這個數(shù)據(jù)同時送到最大、最小值寄存器中。用它來直接與 MAX4547里面的電子開關相連接。 (2)模擬通道控制電路 數(shù)字存儲器的模擬通道部分不同于模擬示波器部分，它的控 制 全都由 DSP控制器進行控制。它由 100MHz的頻率分成 16種不同頻率，經(jīng)過分頻之后，然后送到一個選擇器里面。時基電路的設計相對 比較簡單，就是將輸入的 50MHz進行分頻和倍頻，按 l， 2， 5步進的辦法產(chǎn)生不同的頻率。因為數(shù)字存儲示波器是將模擬信號經(jīng)過 A／ D轉換后存入存儲器，然后再從存儲器中讀出，故數(shù)據(jù)的寫入存儲器的速度與掃描速度快慢有關，即與 “t/div“的設置有關。在這里時基電路主要是由 FPGA中的輸入晶振頻率的分頻得到各種各樣的頻率。 圖 513預觸發(fā)電路 ⑤時基電路和模擬通道控制電路 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 23 (1)時基電路時基電路在數(shù)字存儲示波器中，是一個非常重要的電路。其中，QN為 D觸發(fā)器的反相輸出端； trigger_2里為兩個 Ⅸ 觸發(fā)器，其中， QNl為第一個Ⅸ 觸發(fā)器反相輸出端， Q2第二個 Ⅸ 觸發(fā)器同相輸出端。具體實現(xiàn)如下： 圖 512觸發(fā)比較、觸發(fā)源選擇電路 (3)預觸發(fā)電路圖的設計 這里預觸發(fā)的具體電路實現(xiàn)如圖圖 513所示，它主要包括：一個鎖存器、一個比較器、還有一個 triggerl和一個 trigger_2。 圖 511 觸發(fā)系統(tǒng)總電路圖 (1)示波器的三種觸發(fā)模式： 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 22 Ⅰ 、 Normal模式， Ⅱ 、 Auto模式 Ⅲ 、單次觸發(fā)模式 。此階段如果觸發(fā)信號未到來，AD采樣來的數(shù)據(jù)寫入 FIFO的同時，數(shù)據(jù)也從 FIFO中讀出，并且 FIFO中的數(shù)據(jù)始終保持為預觸發(fā)深度， FIFO中存放的數(shù)據(jù)也都是新采樣進來的數(shù)據(jù)；若觸發(fā)信號到來，就禁止 FIFO讀時鐘， FIFO的數(shù)據(jù)只寫不讀，當 FIFO寫滿后，系統(tǒng)就禁止寫時鐘，然后通知處理器從 FIFO中提取數(shù)據(jù)并進行處理，處理完后送給 LCD進行顯示。當 FIFO未達到預觸發(fā)深度時， FIFO只寫入數(shù)據(jù)，不讀出數(shù)據(jù)，并且在這個過程中觸發(fā)信號是被抑制的。 常州信息職業(yè)技術學院電子與電氣工程學院 畢業(yè)設計論文 21 圖 510觸發(fā)系統(tǒng)總結構圖 其工作原理為：當啟動 AD采樣后， AD進來的數(shù)據(jù)與觸發(fā)字進行比較，根 據(jù)觸發(fā)源選擇信號，一旦滿足設定條件時，會產(chǎn)生觸發(fā)信號，此信號送到 Fm嘴制器端。例如， C54X系列 DSP從 C5409開始，芯片有 23根地址線，具有 8M字節(jié)存儲空間尋址能力。并且在任何一個存儲空間中， RAM， ROM， EPROM， FLASH等外圍設備都可以駐留在片內或者片外。數(shù)據(jù)存儲器存放指令執(zhí)行中產(chǎn)生的數(shù)據(jù)。因為本系統(tǒng)做的是單通道，所以 A/D進來的數(shù)據(jù)直接進入 FIFO，然而如果在峰值檢測時，就要先把 A/D采樣進來的數(shù)據(jù)經(jīng)過峰值檢測電路后再進入 FIFO中。 ② AD與 FIFO的連接 AD變換得到的二進制數(shù)據(jù)送入 FIFO(先入先出存儲器 )中進行緩沖。把 FIFO芯片做在 FPGA中間?，F(xiàn)在市場上 也提供專門的FIFO芯片。主要因為如果你采用帶地址線的 RAM的時候，你存入到存儲器中的數(shù)據(jù)的多少是要知道的，這樣你就需要一個地址計數(shù)器，這樣首先就會增加電路的復雜性，同時也會占用過多的 FPGA邏輯資源。 ① FIFO工作原理及 其在 FPGA中的設計 這里 FIFO主要起緩存作用，也就是把 AD采樣進來的數(shù)據(jù)首先存儲到 FIFO里面。 FPGA內部邏輯圖主要包括有： FIFO電路、峰值檢測電路、觸發(fā)電路、譯碼電路、數(shù)據(jù)傳輸電路、時基電路等。 JTAG配置時，它的四個控制引腳 J TCK、 J TDO、 J TMS、 J TDl分別與 EPlC3T144C8的 TDI、 TDO、 TCK、 TMS引腳相連接。 AS配置方式進行配置時，如下圖所示：串行配置器件上的 4個控制引腳 NCS、 DCLK、 ASDI和 DArAO分別與 EPlC3T1448C的控制信號 NCS、 DCLK、 NASDO和 DATA直接連接。在做cyclone系列的系統(tǒng)的時候，一般情況下都會用 AS+JTAG兩種配置方式，這樣可以用 JTAG方式調試，經(jīng)過調試之后，確定程序正確之后，再利用主動配置模式把程序 送 到 EPCS芯片里去。 這種方式在調試階段用的很多。 JTAG接口是一個仿真調試的工業(yè)標準，又稱邊界掃描。這樣數(shù)據(jù)就會丟失。進行 FPGA的配置，數(shù)據(jù)被回步在 DCLK輸入上， 1個時鐘周期傳送 1位數(shù)據(jù)。 AS由 FPGA器件引導配置操作過程，它控制著外部存儲器的初始化過程，本系統(tǒng)所使用到的 Cyclone系列配置芯片有 EPCSl， EPCS它是專門提供給 該 系列芯片進行 AS配置用的。 供電可以直接由 DC/AC的直流轉換芯片轉換而來．這里用的芯片是，晶振電路產(chǎn)生 50MHz的時鐘 直接送到 FPGA的 16腳， 為分頻等電路提供原始時鐘。 FPGA 外圍電源、晶振電路的設計 圖 58是 FPGA外圍電路的電源和晶振電路圖，這里用的 FPGA是 EPlCl448。當基本寫滿存儲器后，波形采樣就完成了。這樣完成一輪采樣， ADC停止工作并將這一消息反饋給 DSP。數(shù)據(jù)此時繼續(xù)寫入。使讀時鐘無效。此時數(shù)據(jù)在緩沖區(qū)的大小始終等于預觸發(fā)字所設置的大小。這樣數(shù)據(jù)讀入到 FIFO的同時也從 FIFO中讀出來。當 FIFO中保存的數(shù)據(jù)達到預觸發(fā)字設置的大小之后。就開始進行預采樣。前端電路的工作情況基本上是這樣的： ADC是否工作是由 FPGA來控制的， 如果 FPGA使能 AD轉換器，則 ADC就開始進行數(shù)據(jù)的采樣。本設計 FIFO是做在 FPGA中，可以滿足性能要求。采樣之后的數(shù)據(jù)全部傳送至 FIFO中進行暫存。很容 易出現(xiàn)數(shù)據(jù)的不穩(wěn)定。圖 57和給出了 A/D轉換的電路圖。采用鉗位保護電路的方法比較簡單，高效。因為這些元器件使被測電壓信號輸入不會超過太大。如果 MAXCOM2信號大于零，則 OUT端輸出高電平；如果 MAXCOM2信號小于零，則 OUT端輸出低電平。其中 2腳是可以用來控制比較電平的大小。圖 。在這