【正文】 有清零功能，可以對(duì)時(shí)、分及秒進(jìn)行清零，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。可以毫不夸張的說，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們 的生活，改變著我們的世界。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的清零、啟停功能。 數(shù)字鐘的設(shè)計(jì) 學(xué)生姓名： XXX 學(xué)生學(xué)號(hào)： 2020XXXX 院（系）： 電氣信息工程學(xué)院 年級(jí)專業(yè)： 20XX 級(jí)電子信息工程班 小 組： XXXX 指導(dǎo)教師： XXXX 二零 XX 年 X 月 XX 日攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) I 摘 要 本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘，具有時(shí)、分 、秒計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)數(shù)；具有校對(duì)功能。 關(guān)鍵詞 數(shù)字鐘 ,硬件描述語言 ,VHDL,FPGA 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) II Abstract The design for a multifunctional digital clock, with hours, minutes and seconds count display to a 24hour cycle count。在這快速發(fā)展的年代，時(shí)間對(duì)人們來說是越來越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來很大的損失。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。 該系統(tǒng)是基于 FPGA 的設(shè)計(jì)，采用 VHDL 進(jìn)行系統(tǒng)功能描述，采用自頂向下的設(shè)計(jì)方法，用 QUARTUSⅡ軟件進(jìn)行仿真測試。 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。 圖 1 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 3 流程說明： “自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 ，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。綜合優(yōu)化是針對(duì) ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 4 3 設(shè)計(jì)方案 設(shè)計(jì)思路 采用分模塊設(shè)計(jì)的方法，再用一個(gè)頂層文件將各模塊聯(lián)系起來如圖 2 所示。因此 ， 這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。 圖 4 分頻電路模塊 分頻器程序： LIBRARY IEEE。 F: OUT STD_LOGIC)。EVENT AND CLK=39。) THEN Q=0。 ELSIF Q=9 THEN F=39。039。 END PROCESS。 USE 。 RESET : IN STD_LOGIC。 END COUNTER6。039。 ELSIF RISING_EDGE(CLK) THEN IF COUNT=101 THEN COUNT=000。 C=39。 END PROCESS。 USE 。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 8 RESET : IN STD_LOGIC。 END COUNTER10。039。 ELSIF RISING_EDGE(CLK) THEN IF COUNT = 1001 THEN COUNT = 0000。 C=39。 END PROCESS。 USE 。 DIN : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 ARCHITECTURE BEHAVIORAL OF COUNTER24 IS SIGNAL COUNT1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 PROCESS(CLK,RESET,DIN) BEGIN IF RESET= 39。 ELSIF CLK39。 COUNT2=COUNT2 +1。 COUNT2=00。 END PROCESS。 USE 。 四位二進(jìn)制碼輸入 DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。1 WHEN 0010 = DOUT=0010010。5 WHEN 0110 = DOUT=0100000。9 WHEN OTHERS = DOUT=1111111。 頂層文件模塊 將各模塊連接起來，實(shí)現(xiàn)整個(gè)時(shí)鐘功能。 USE 。秒鐘預(yù)置 DINM : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 秒鐘高位輸出 MINUTEL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 小時(shí)高位輸出 END CLOCK。 COMPONENT COUNTER10 IS PORT ( CLK : IN STD_LOGIC。 C: OUT STD_LOGIC)。 DIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 COMPONENT COUNTER24 IS PORT ( CLK : IN STD_LOGIC。 DOUTH : OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END COMPONENT。 SIGNAL RDOUTL:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN RDOUTSH = 39。 將秒鐘高位數(shù)據(jù)變?yōu)?4位，再進(jìn)行譯碼 RDOUTMH = 39。 將分鐘高位數(shù)據(jù)變?yōu)?4位，再進(jìn)行譯碼 RRDOUTH =00amp。