【正文】 （ CAM） 、計(jì)算機(jī)輔助測(cè)試 （ CAT） 和計(jì)算機(jī)輔助工程 （ CAE） 的概念發(fā)展而來(lái)的。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀(guān)念，促進(jìn)了 EDA 技術(shù)的迅速 發(fā)展。本設(shè)計(jì)中用 8 位 LED數(shù)碼管顯示時(shí)、分和秒，年、月、日，同時(shí)可以通過(guò) 按鍵 調(diào)整時(shí)、分、及對(duì)秒進(jìn)行清零。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行 編程 。FPGA 的編程無(wú)須專(zhuān)用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。 本設(shè)計(jì)是通過(guò)對(duì)數(shù)字鐘個(gè)組要組成部分的 VHDL 源程序編程和頂層文件的生成來(lái)實(shí)現(xiàn)的。 （ 2） 利用對(duì)生活中熟悉的電子表，用語(yǔ)言設(shè)計(jì)相似功能的數(shù)字鐘 。 其中包括分秒 60 進(jìn)制計(jì)數(shù)器、時(shí) 24 進(jìn)制計(jì)數(shù)器、日 30 進(jìn)制計(jì)數(shù)器、月 12 進(jìn)制計(jì)數(shù)器和年 10 進(jìn)制計(jì)數(shù)器，然后根據(jù)要求設(shè)置一個(gè) 6 選 1 的數(shù)據(jù)選擇器并且通過(guò)控制鍵實(shí)現(xiàn)選擇顯示時(shí)、分、秒或年、月、日，最后再設(shè)置 3 個(gè)按鍵 調(diào)整數(shù)字鐘，并且通過(guò)一個(gè)七段譯碼器和 8 進(jìn)制計(jì)數(shù)器控制七 段數(shù)碼管實(shí)現(xiàn)顯示。顯示功能是通過(guò)數(shù)選器、譯碼器、碼轉(zhuǎn)換器和 7 段顯示管實(shí)現(xiàn)的。 校分校時(shí)功能由防抖動(dòng)開(kāi)關(guān)、邏輯門(mén)電路實(shí)現(xiàn)。 保持功能是通過(guò)邏輯門(mén)控制秒計(jì)數(shù)器輸入端的 1Hz 脈沖實(shí)現(xiàn)的。 單元模塊設(shè)計(jì) 按鍵 消抖電路模塊 通常的按鍵所用開(kāi)關(guān)為機(jī)械彈性開(kāi)關(guān)，當(dāng)機(jī)械觸點(diǎn)斷開(kāi)、閉合時(shí)，電壓信號(hào)并不穩(wěn)定，由于機(jī)械觸點(diǎn)的彈性作用，一個(gè)按鍵開(kāi)關(guān)在閉合時(shí)不會(huì)馬上穩(wěn)定地接通，在斷開(kāi)時(shí)也不會(huì)一下子斷開(kāi)。完成程序后可以創(chuàng)建原理圖 元件，其元件符號(hào)如圖 31 所示。 時(shí) 24 進(jìn)制計(jì)數(shù)模塊的時(shí)鐘信號(hào)為分計(jì)數(shù)模塊的進(jìn)位信號(hào)，其通過(guò)一個(gè) 增加鍵 CH 對(duì)其調(diào)整。 [5] 日 30 進(jìn)制計(jì)數(shù)模塊的時(shí)鐘信號(hào)為時(shí)計(jì)數(shù)模塊的進(jìn)位信號(hào)，其通過(guò)一個(gè)置數(shù)端 load 對(duì)其調(diào)整。 年進(jìn)制計(jì)數(shù)模塊的時(shí)鐘信號(hào)由月計(jì)數(shù)模塊的進(jìn)位信號(hào)產(chǎn)生，年計(jì)數(shù)模塊又由四個(gè)十進(jìn)制計(jì)數(shù)器組成，分別是個(gè)位、十位、百位和 千位計(jì)數(shù)模塊組成，中間由進(jìn)位信號(hào)連接。 圖 310 8 進(jìn)制計(jì)數(shù)器 武漢理工大學(xué)《 EDA》課程設(shè)計(jì)說(shuō)明書(shū) 9 鬧鐘及蜂鳴器設(shè)計(jì) 本設(shè)計(jì)只針對(duì)時(shí)分秒進(jìn)行定時(shí)，并可任意設(shè)定定時(shí)時(shí)間。數(shù)碼管是共陽(yáng)的，使用共陽(yáng)字型碼。發(fā)現(xiàn)，總的邏輯單元使用了184，其中組合邏輯使用 184，時(shí)序邏輯使用 98，由此看出，在 Alter 的 EP2C5Q208 芯片中，一個(gè) LE 包括一個(gè) Combination logic 和一個(gè) Timing logic。 武漢理工大學(xué)《 EDA》課程設(shè)計(jì)說(shuō)明書(shū) 12 圖 51 計(jì)數(shù)模塊仿真波形圖 七段數(shù)碼顯示譯碼器 LED 的仿真，其中 Din[3..0]為 BCD 碼輸入， LED7S[6..0]為七段譯碼輸出（高電平有效）。一切就緒后，按下編程器窗口中的 “START”按鈕，設(shè)計(jì)的內(nèi)容就開(kāi)始下載到 FPGA 芯片中。 6 總結(jié)與心得體會(huì) 由于一直在學(xué)習(xí) FPGA，所以拿到課程設(shè)計(jì)的題目時(shí)胸有成竹，我想對(duì)于我來(lái)說(shuō)，設(shè)計(jì)出來(lái)毫無(wú)困難，所以就想在題目的要求上上一個(gè)高度。后來(lái)就考慮如何玩點(diǎn)花樣，畢竟單調(diào)的顯示時(shí)分秒還是駕輕就熟的。 參考文獻(xiàn) [1] 盧毅，賴(lài)杰 . VHDL 與數(shù)字電路設(shè)計(jì) . 科學(xué)出版社， 2021. [2] 北京理工大學(xué) ASIC 研 究所 .《 VHDL 語(yǔ)言 100 例詳解》 . 清華大學(xué)出版社， 2021. [3] 楊麗英 .《電路 EDA 技術(shù)與應(yīng)用》 . 清華大學(xué)出版社， 2021. [4] 謝自美 .《電子線(xiàn)路設(shè)計(jì)》 (第二版 ).華中科技大學(xué)出版社 ,2021. [5] 趙世強(qiáng) .《電子電路 EDA 技術(shù)》 .西安電子科技大學(xué)出版社， 2021. 附錄 library ieee。 package my_package is function bcd_to_seg7(signal bcd:integer range 0 to 9) return std_logic_vector。 package body my_package is function bcd_to_seg7(signal bcd:integer range 0 to 9)return std_logic_vector is variable seg7:std_logic_vector(7 downto 0)。 when 3= seg7:=xb0。 when 7= seg7:=xf8。 return seg7。 when 10|11|12|13|14|15|16|17|18|19 =shi=1。 when 50|51|52|53|54|55|56|57|58|59 =shi=5。 when 1|11|21|31|41|51 =ge=1。 when 5|15|25|35|45|55 =ge=5。 when 9|19|29|39|49|59 =ge=9。 end my_package。 use 。 cs:in std_logic。 buzz:inout std_logic。 architecture behavior of digitalclock is signal sec:integer range 0 to 59:=50。 signal min_ge:integer range 0 to 9。 signal hour_shi:integer range 0 to 9。 signal key_value:integer。 begin process(clk,rst_n)divider the clk to different hz variable t1:integer range 0 to 5000。039。)then if(t1=5000)then t1:=0。 else t=t+1。 else 武漢理工大學(xué)《 EDA》課程設(shè)計(jì)說(shuō)明書(shū) 17 t3:=t3+1。 else t1:=t1+1。 process(clk_1,rst_n,key_value) variable delay:integer range 0 to 10。 min=0。139。 end if。 when 0= if(sec=59)then sec=0。 end if。 if(sec=54 and sec=59)then up=39。 elsif(sec=59)then change=39。039。 end case。 variable key:std_logic_vector(2 downto 0)。 if(clk_100039。 key_value=1。 key_value=2。 key_value=3。 end case。 elsif(min=59)then if (sec=50 or sec=52 or sec=54 or sec=56 or sec=58)then buzz_freque=10000。 end if。event and clk=39。 else t:=t+1。139。 武漢理工大學(xué)《 EDA》課程設(shè)計(jì)說(shuō)明書(shū) 20 sec_min_hour(min,min_shi,min_ge)。139。)then if(change=39。 end if。 if(up=39。)then data_out=xfb。 end if。)then H:=39。 end if。Hamp。139。 else 武漢理工大學(xué)《 EDA》課程設(shè)計(jì)說(shuō)明書(shū) 21 data_out=x82。 when 4= wei_sel=11101111。039。 else data_out=bcd_to_seg7(min_shi)。139。039。amp。 if(up=39。)then data_out=xb3。 end if。)then if(change=39。 武漢理工大學(xué)《 EDA》課程設(shè)計(jì)說(shuō)明書(shū) 22 end if。 end case。 data_out=xf9。)then H:=39。 end if。Hamp。 when 4= wei_sel=11101111。139。039。amp。 data_out=xa4。 end case。