【正文】 部分，使用 VerilogHDL 編寫的除法器做除法運算時，只能得到商和余數(shù)，而不能得到二進(jìn)制表示的小數(shù)，因此 在后面的顯示時把余數(shù)給忽略了，所以 只能測出基礎(chǔ)頻率的整數(shù)倍。方案一實現(xiàn)簡單，無需任何外部硬件電路，只需編寫程序下載到 EasyFPGA030 進(jìn)行顯示。 整形電路：試著通過用 VerilogHDL 語言來編寫過零比較器，直接用FPGA 來 做信號整形，但由于 FPGA 的 I/O 口輸入輸出的都是邏輯高低電平，而不能識別模擬輸入信號，因此 FPGA 在做信號整形時必須先通過A/D 轉(zhuǎn)換，因此增加了電路的復(fù)雜性 。因此每個模塊都需要通過時鐘來控制實現(xiàn)所要求的邏輯功能。起初利用一個施密特觸發(fā)器，通過示波器檢測，發(fā)現(xiàn)所得方波并不理想，通過連續(xù)使用三個 74LS14 上集成的施密特觸發(fā)器才得到較為理想的方波。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 33 調(diào)試驗證過程中出現(xiàn)的問題和改進(jìn)方案： 問題一、連線沒有錯誤，但單片機上電時 LED 卻沒能正確顯示。通過探針輸入到74LS14 的一個輸入端，經(jīng)過 74LS14 集成的三個施密特除法器，輸出到FPGA 的被測量信號端口。 結(jié)果 證明此硬件電路板設(shè)計可靠。利用 74LS14 進(jìn)行波的整形時優(yōu)點是免去了復(fù)雜的外部電路，使得總體電路變得清晰明了。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 30 圖 46 顯示電路設(shè)計 在位選信號上， 利用三極管的放大功能對電流進(jìn)行放大， 使數(shù)碼管顯示更 亮，器電阻參數(shù)選擇和設(shè)計如圖 47 所示。 上 電 復(fù) 位初 始 化動 態(tài) 顯 示中 斷 子 程 序外 部 中 斷是否 圖 45 動態(tài)顯示程序流程圖 單片機顯示硬件設(shè)計 AT89C51： ， ， ， 作為外部數(shù)據(jù)輸入端口， 作為外部中斷輸入端口。通過分時輪流控制各個數(shù)碼管的的 COM端，就使各個數(shù)碼管輪流受控顯示，這就是動態(tài)驅(qū)動 。共陰數(shù)碼管在應(yīng)用時應(yīng)將公共極 COM 接到地線 GND 上，當(dāng)某一字段發(fā)光二極管的陽極為高電平時，相應(yīng)字段就點亮。共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極 (COM)的數(shù)碼管。 2G： 2Y12Y4 輸出控制，低電平有效，高電平高阻 。 （ 2） 74LS244 是八同相三態(tài)緩沖器 /線驅(qū)動器，其 s 器件對應(yīng)為74hc244,常用在單片機 mcu 系統(tǒng)中，作為單片機的輸入輸出 數(shù) 據(jù)緩沖器，在選通時輸入數(shù)據(jù)送到總線上，在非選通時對總線呈高阻態(tài) ，其功能管腳如圖 43 所示 [12]。該反向放大器可以配置為片內(nèi)振蕩器。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。在由外部程序存儲器取指期間，每個機器周期兩次 /PSEN 有效。此時， ALE 只有在執(zhí)哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 27 行 MOVX， MOVC 指令是 ALE 才起作用。在平時， ALE 端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的 1/6。 RST：復(fù)位輸入。 P3 口 ： P3 口管腳是 8 個帶內(nèi)部上拉電阻的雙向 I/O 口，可接收輸出 4 個 TTL 門電流。這是由于內(nèi)部上拉的緣故。 P1 口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入， P1 口被外部下拉為低電平時，將輸出電流，這是由于內(nèi)部上拉的緣故。當(dāng) P1 口的管腳第一次寫 1 時，被定義為高阻輸入。由于將多功能 8 位 CPU 和閃爍存儲器組合在單個芯片中， ATMEL 的 AT89C51 是一種高效微控制器， 為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案 ，其 外形及引腳排列如圖 42 所示 。 74LS14：利用其集成的施密特除法器進(jìn)行波的整形。 AT89C51： ， ， ， 作 為外部數(shù)據(jù)輸入端口， 作為外部中斷輸入端口。 ready 信號有個負(fù)脈沖的跳變。在把各個模塊仿真通過后，并下載到開發(fā)板上，利用開發(fā)板所帶的 LED 燈進(jìn)行了初步的測試，得到正確的結(jié)果，證明這個設(shè)計合理。 被除數(shù)減去除數(shù)得到數(shù) R，在把數(shù) R 與除數(shù)比較，若 R 大于除數(shù)，則把數(shù) D 做加一運算， 再繼續(xù)用數(shù) R 減去除數(shù)， 這樣一直運算下去， 直到 數(shù) R 小于除數(shù)，所得的 D 便是商 ， R 則是余數(shù)。 D=D+139。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 21 BO=B。 R=0。 assign {carry, minus}={139。 reg [n1:0] BO, D, R。 input load, run。與狀態(tài)機的 invalid 端口連接 ； ok：當(dāng)完成運算時，此端口輸出高電平； D， R：分別為求得的商和余數(shù)； 除法器數(shù)據(jù)通路源程序 [10]： module div_datapath(clk, rest, A, B, load, run, invalid, D, R,ok)。 endcase end always(posedge clk or negedge rest) begin if(!rest) current_state=STATE_INIT。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 19 end STATE_FINISH: begin load=0。b1。 else next_state=STATE_RUN。 count=0。 reg [2:0] current_state, next_state。 parameter STATE_FINISH = 339。 parameter STATE_INIT = 339。 被除數(shù) A=00100000000=256，B=10000=16，求得 D=10000=16， R=0， ready 有個負(fù)脈沖的跳變（因為仿真顯示區(qū)域太小，后面的上升沿沒有顯示出來）。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 16 圖 312 計數(shù)器內(nèi)部模塊 連接細(xì)圖 除法器模塊 除法器是把計數(shù)被測信號所計得的 Nx 作為被除數(shù)和標(biāo)準(zhǔn)信號所計得的Ns 作為除數(shù)相除，除得一個商和余數(shù)，其 模塊設(shè)計 如圖 313 所示 。與分頻模塊的輸出端 clk_s 相連，因此標(biāo)準(zhǔn)信號的頻率分別是 1Hz 和 1KHz，也就是兩個量程范圍 ，測量的量程范 圍是1Hz1KHz， 1KHz1MHz； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 15 clkr：實際閘門信號。與分頻模塊端口的 clk_s 相連，對 clk_s 信號進(jìn)行計數(shù)，產(chǎn)生一個一定寬度的預(yù)置閘門信號； start：開始信號，高電平有效，置高時，開始產(chǎn)生預(yù)置閘門脈沖信號； clkp：產(chǎn)生閘門信號的輸出端； 實際閘門 模塊 實際閘門模塊是利用預(yù)置閘門模塊產(chǎn)生的預(yù)置閘門信號與從外部輸入的被測信號共同控制產(chǎn)生一個實際閘門控制信號，這個控制信號與被測信號時完全同步的，其模塊設(shè)計 如圖 38 所示 。 圖 34 計數(shù)器模塊仿真圖 分頻模塊 分頻模塊主要是對 FGPA 產(chǎn)生的 48MHz 的時鐘 晶振頻率進(jìn)行分頻，獲得所需的控制信號頻率和標(biāo)準(zhǔn)信號頻率，其模塊 設(shè)計 如圖 35 所示 。 計數(shù)器模塊 仿真結(jié)果如圖 34 所示 。 設(shè) 計 定 義綜 合布 局 布 線設(shè) 計 輸 入下 載 測 試仿 真綜 合 前 仿 真綜 合 后 仿 真布 局 布 線 后 仿 真 圖 32 Libero 設(shè)計流程圖 計數(shù)器模塊 計數(shù)器 模塊主要是利用 FPGA 提供的始終脈沖，產(chǎn)生一個控制閘門信號，利用控制閘門信號與被測信號共同產(chǎn)生一 個實際閘門信號，在利用這個實際閘門信號控制分別對被測信號 xN 和標(biāo)準(zhǔn)信號 Ns 計數(shù)，計數(shù)器 總體 設(shè)計 如圖 33 所示。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 11 FlashPro:Actel 公司提供的編程下載軟件，通過 JTAG 接口對器件進(jìn)行操作，可執(zhí)行的操作包括：下載文件、設(shè)置 /擦除密碼、校驗、讀取配置信息等，支持菊花鏈 JTAG 編程，支持 Pdb/Stp 文件下載。 Designer： Actel公司提供的針對 FPGA 的高效布局布線工具，用戶界面簡單明了，可以在短時間內(nèi)完成布局布線，并生成反標(biāo)注文件和最終的編程下載文件，可以用圖形的方式管理約束管腳、瀏覽布局布線 的結(jié)果，提供時序約束和功耗分析的功能。 LiberoIDE 不僅帶有 Actel自身的高性能的布局布線工具，還集合了業(yè)界極具影響力的仿真、綜合等工具。 EasyFPGA030 開發(fā)板如圖 31 所示 [8]。 計數(shù)器是對被測信號和標(biāo)準(zhǔn)信號進(jìn)行計數(shù)，計數(shù)完成之后發(fā)出信號通 知除法器模塊進(jìn)行讀取計數(shù)值，并且除法器把兩個計數(shù)值進(jìn)行除法運算 。由于多周期同步測頻方法具有如是優(yōu)點，所以確定為最終的測頻的算法。 總體設(shè)計 首先對 EasyFPGA030 提供的 48MHz 的晶振頻率進(jìn)行分頻，利用分頻所得的頻率通過計數(shù)的方法產(chǎn)生一個預(yù)置閘門信號，再利用預(yù)置閘門信號和被測信號產(chǎn)出一個實際閘門信號，預(yù)置閘門信號和實際閘門信號分別控制對被測信號 xN 和標(biāo)準(zhǔn)信號 sN 計數(shù)。但從圖 21 中可得實際閘門控制信號與被測信號 xN 同步，因此消除了 1? 的脈沖誤差 ，并且此測頻方法不僅對被測信號進(jìn)行計數(shù)，而且去標(biāo)準(zhǔn)信號 sN 也計數(shù)，所以稱為多周期同步測頻法 [6]。 利用 FPGA強大的邏輯處理功能 使被測信號和標(biāo)準(zhǔn)信號在閘門時間內(nèi)同步測量，為了提高精度，將電子計數(shù)功能轉(zhuǎn)為測周期，采用多周期同步測量技術(shù)，實現(xiàn)等精度測量。 但這兩種方法分 別適合高頻和低頻，在整個測量域內(nèi) 測量精度不同，因此要求等精度的話，要求在此基礎(chǔ)上進(jìn)行改進(jìn) [5]。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 5 常用直接測頻的方法 （ 1） 計數(shù)法 ： 這是指在一定的時間間隔 T 內(nèi)，對輸人的周期信號脈沖計數(shù)為 :N ，則信號的頻率為TNf?。 （ 2） 頻率測量范圍 在輸入電壓符合規(guī)定要求值時，能 夠正常進(jìn)行測量的頻率區(qū)間稱為頻率測量范圍，頻率測量范圍主要有放大整形電路的頻率響應(yīng)決定的。通過把設(shè)計下載到開發(fā)板上，并實際用于頻率測量，從而發(fā)現(xiàn)設(shè)計的不足和錯誤之處并加以改正。 第 4 章中，顯示及信號的整形設(shè)計。 而常用的的直接測頻方法在實用中有較大的局限性，其測量精度隨著被測信號的頻率改變，測量的精度也改變，而且對被測信號的計數(shù)要產(chǎn)生 1? 個數(shù)字誤差， 而等精度頻率計不 但具有較高的測頻精度，不隨所測信號的變化而變化，在整個測頻區(qū)域能保持恒定的測頻精度 [3]。在閘門脈沖開啟主門的期間，特定周期的窄脈沖才能通過主門，從而進(jìn)入計數(shù)器進(jìn)行計數(shù)，計數(shù)器的顯示電路則用來顯示被測信號的頻率值，內(nèi)部控制電路則用來完成各 種測量功能之間的切換并實現(xiàn)測量設(shè)置 [2]。 其最基本的工作原理為：當(dāng)被測信號在特定時間段 T 內(nèi)的周期個數(shù) 為 N 時，則被測信號的頻率 TNf? 。頻率計能夠快速的捕捉到晶體振蕩器輸出頻率的變化，用戶通過使用頻率計能夠迅速的發(fā)現(xiàn)有故障的晶振產(chǎn)品，確保產(chǎn)品質(zhì)量 。 在傳統(tǒng)的電子測量儀器中，示波器在進(jìn)行頻率測量時測量精度較低，誤差較大。 課題來源、目的和意義 隨著科學(xué)技術(shù)的發(fā)展，高精度集成電路的應(yīng)用，生產(chǎn)力得到了大幅度的發(fā)展，以大規(guī)模集成電路為主的各種設(shè)備成了當(dāng)今社會最常用的設(shè)備。 Agilent 科技公司是一家美 國公司，總部位于美國的加利福尼亞。 Pendulum 公司源于 Philips 公司的時間、頻率部門，在時間頻率測量領(lǐng)域具有 40 多年的研發(fā)生產(chǎn)經(jīng)歷。 目前，市場上的頻率計廠家可分為三類：中國大陸廠家、中國臺灣廠家、歐美廠家。據(jù)統(tǒng)計，目前發(fā)達(dá)國家在電子產(chǎn)品開發(fā)中 EDA 工具的利用率已達(dá) 50％，而大部分的 FPGA 已采用 HDL（ Hardware Description Language——硬件描述語言 ） 設(shè)計。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。 作者簽名： 日 期： 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） IV 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨立進(jìn)行研究所取得的研 究成果。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） II Abstract Abstract: According to the principle of measurement etc precision, proposed based on FPGA digital frequency of design project progress. Introduces the principle of frequency measurement with etc precision and synchronous, and parative analysis the measurement precision and feat