【正文】 LED 數(shù)碼管顯示子程序設(shè)計 ................................................................................... 33 5 系統(tǒng)性能分析 ...................................................................................................................... 34 測量范圍分析 ........................................................................................................... 34 測量精度分析 ........................................................................................................... 34 被測信號幅值分析 ................................................................................................... 34 結(jié)論 .......................................................................................................................................... 35 致謝 .......................................................................................................................................... 36 參考文獻(xiàn) .................................................................................................................................. 37 附錄一 FPGA 程序 ................................................................................................................. 38 附錄二 單片機(jī)程序 ........................................................................................................ 41 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 1 1 緒論 本課題的研究背景及意義 EDA(Electronic Design Automation—— 電子設(shè)計自動化 )代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向，通過 VHDL（ Very High Speed Integrated Circuit Hardware Description Language）硬件描述語言的設(shè)計，用 FPGA（ Field－ Programmable Gate Array—— 現(xiàn)場可編程門陣列）來實現(xiàn)小型電子設(shè)備的設(shè)計，是開發(fā)儀器儀表的主流。 基于 FPGA 的等精度頻率計有運(yùn)算速度快、系統(tǒng)較穩(wěn)定、測量范圍廣等特點(diǎn)。 （ 3）完成了頻率計的系統(tǒng)硬件電路的設(shè)計，同時完成了基于數(shù)字硬件電路設(shè)計平臺 QuartusⅡ的 FPGA 硬件電路設(shè)計， FPGA 模塊用來完成高速計數(shù)器的功能；單片機(jī)完成測試控制、數(shù)據(jù)處理、鍵盤輸入控制、數(shù)碼管顯示控制等功能，并對整個系統(tǒng)進(jìn)行總體控制。因此直接測頻法只適合測量頻率較高的信號，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。 CNT CNT2 同時對標(biāo)準(zhǔn)頻率信號和經(jīng)整形后的被測信號進(jìn)行計數(shù)，分別為 NS與 NX。這些功能部件通常都掛靠在單片機(jī)內(nèi)部總線上，通過內(nèi)部總線穿送數(shù)據(jù)信息和控制信息。元器件涉及電阻、電容、二極管 、三極管、變壓器、繼電器、各種放大器、各種激勵源、各種微控制器、各種門電路和各種終端等。 Quartus II 軟件 概述 Quartus II 是 Altera 公司 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能，如各類片上存儲器、 DSP 模塊、 LVDS 驅(qū)動器、 PLL 以及 SERDES 和DDIO 電路模塊等。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 VHDL 語言設(shè)計系統(tǒng)硬件時，沒有嵌入描述 與工藝相關(guān)的信息，不會因為工藝變化而使描述過時。該設(shè)計以 FPGA 開發(fā)板 外接的 50MHz 晶振作為標(biāo)準(zhǔn)頻率 信號 ， 在應(yīng)用時 我們只需將晶振的引腳與我們設(shè)計的 FPGA 芯片對應(yīng)配置就可以了。單片機(jī)的時鐘信號可以由兩種方式產(chǎn)生，即內(nèi)部時鐘方式和外部時鐘方式。 LED 數(shù)碼管顯示電路 LED 數(shù)碼管顯示電路采用八片首尾相連的 74LS164 鎖存器和 8 個 共陰 LED 數(shù)碼管顯示測試結(jié)果。其中管腳 SPUL 為脈寬和測頻 /測周期的選擇輸入信號，由單片機(jī)根據(jù)需要發(fā)出。 標(biāo)準(zhǔn)頻率信號計數(shù)器和被測頻率信號計數(shù)器的時序仿真波形分別 如圖 （ a）和（ b）所示，現(xiàn)以被測信號計數(shù)器為例介紹其邏輯功能，當(dāng) CLR 信號為高電平時，計數(shù)器的值清零，當(dāng) CLR 信號為低電平，同時被測信號 計數(shù)器使能端 TENA 為高電平有效的情況下，每當(dāng)被測頻率信號 TCLK 有一個上升沿到達(dá)時， 計數(shù)器的值便加 1，直至使能端 TENA 變?yōu)榈碗娖?。其時序仿真 波形圖如圖 所示 ，當(dāng) Q1=1， Q2=0 時，則 PL= 1； 否則 PL= ‘ 0’。 圖 測量與自校選擇電路原理圖 測頻與自檢 選擇電路 的時序仿真 波形圖如圖 所示，當(dāng) 選擇控制信號 AS 為高電平時，輸出端 FOUT 為 BCLK，當(dāng) AS 為低電平時，輸出端 FOUT 為 TCLK。 MUX648 多路選擇器的作用就是將兩個計數(shù)器的 64 位計數(shù)值暫時存儲，然后在單片機(jī)發(fā)出的選擇信號 SEL2~SEL0 的控制下分 8 次將計數(shù)值讀入。 這時，若 CL為‘ 1’，測 TCLK 的高電平脈寬，若 CL為‘ 0’，測 TCLK 的低電平脈寬，然后通過單片機(jī)控制蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 19 SEL2~SEL0 從 DATA7~DATA0 數(shù)據(jù)口讀出對標(biāo)準(zhǔn)頻率信號的計數(shù)值，同時 EEND 由低電平變到高電平指示脈寬計數(shù)結(jié)束。 復(fù)位 (MR) 輸入端上的一個低電平將使其它所有輸入端都無效，同時異步 地清除寄存器，強(qiáng)制所有的輸出 端 為低電平。鍵盤編碼 電路的 YEX 引腳接單片機(jī)的外部中斷 0（ INT0） 輸入引腳，用于向單片機(jī)發(fā)出中斷請求 并讀取鍵值。為了解決這個問題，我們采用集成運(yùn)算放大器構(gòu)成過零比較器 [5]來實現(xiàn)，這時只要被測信號電壓達(dá)到 20mV(由運(yùn)放參 數(shù)決定 )以上，即可將輸入的三角波、正弦波或鋸齒波整形成能被計數(shù)器識別的矩形脈沖信號。另外， VHDL 語言的 語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。就目前流行的 EDA 工具和VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA和 CPLD 等器件的網(wǎng)表文件已不成問題。 （ 1） 繼承了 MAX+PLUSII 的優(yōu)點(diǎn) 圖形輸入依然形象，圖形符號與 MAX+PLUSII 一樣符合數(shù)字電路的特點(diǎn)，大量 74系列器件符號使能初學(xué)者在較短的時間里利用圖形編輯設(shè)計出需要的電路。同樣， Quartus II 具備仿真功能，同時也支持第三方的仿真工具，如 ModelSim。 FPGA 具有掩?？删幊涕T陣列地通用結(jié)構(gòu)，它由排成陣列 的 邏輯功能塊 組成，由可編程的 互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。 Keil 提供了包括 C 編譯器、宏匯編、連接器、庫管理及一個功能強(qiáng)大的仿真調(diào)試器在內(nèi)的完整開發(fā)方案，并通過一個集成開發(fā)環(huán)境（ μ Vision 3）將這些部分組合在一起。fs (21) 由式 21 可知，若忽略標(biāo)頻 fs 的誤差，則等精度測頻可能產(chǎn)生的相對誤差如式 (22): δ=(|fxefx|/fxe)100% (22) 其中 fxe 為被測信號頻率的準(zhǔn)確值。它的閘門時間不是固定的值，而是 被測信號周期的整數(shù)倍，即與被測信號同步，因此，避 免 了對被測信號計數(shù)所蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 4 產(chǎn)生 177。普通測頻有兩種方式：一是間接測頻法，二 是直接測頻法。該頻率計利用等精度的設(shè)計方法，克服了基于傳統(tǒng)測頻原理的頻率計的測量精度隨被測信號頻率的下降而降低的缺點(diǎn)。歐美頻率計廠家主要有： Pendulum Instruments 和 Agilent 科技。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。 基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低 ， 在實用中有較大的局限性 , 而等精度頻率計不但具有較高的測量精度 , 而且在整個頻率區(qū)域能保持恒定的測試精度 。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。 Agilent 科技公司成立于 1939 年，在電子測量領(lǐng)域也有著 70 多年的研發(fā)生產(chǎn)經(jīng)歷。該頻率計利用 FPGA 來實現(xiàn)對頻率、周期、脈寬、占空比的測量計數(shù)，由單片機(jī)實現(xiàn)對系統(tǒng)的控制、數(shù)據(jù)的顯示、數(shù)據(jù)運(yùn)算及數(shù)制轉(zhuǎn)換等功能。1 個脈沖誤差。 圖 等精度測頻原理波形圖 等精度測頻的實現(xiàn)方法可簡化為圖 所示。中斷源的配置有所不同，其中 52 子系列在存儲器容量、計數(shù)器和中斷源數(shù)量都高于 51 子系列。 Proteus 軟件大大提高了企業(yè)的產(chǎn)品開發(fā)率，降低了開發(fā)風(fēng)險。每個 IOB 控制一個引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。在 Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 VHDL 語言 簡介及開發(fā)優(yōu)點(diǎn) VHDL 的英文名全稱是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 VHDL 語言具有多層次的設(shè)計描述功能，可以從 系統(tǒng)的數(shù)學(xué)模型直到門級電路，支持設(shè)計庫和可重復(fù)使用的組件生成，它支持 階層設(shè)計且提供模塊設(shè)計的創(chuàng)建。整個系統(tǒng)在硬件上可分為 標(biāo)準(zhǔn)頻率信號 模塊、 被測信號放大整形電路模塊、單片機(jī)模塊和 FPGA 模塊 。產(chǎn)生單片機(jī)復(fù)位的條件是：在 RST 引腳端出現(xiàn)滿足復(fù)位時間要求的高電平狀態(tài)，該時間等于系統(tǒng)時鐘振蕩周期建立時間再加兩個機(jī)器周期時間（一般不小于 10ms）。 74LS148 的邏輯功能表如表 所示。整個 FPGA 模塊電路設(shè)計如圖 所示。 本設(shè)計采用 VHDL 文本輸入，其設(shè)計程序見附錄。 為了在設(shè)計 FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。 CL為單片機(jī)發(fā)出的預(yù)置門控信號， CLR為單片機(jī)發(fā)出的復(fù)位信號， TCLK 為被測信號的輸入， D 觸發(fā)器輸入 引腳 d 始終接高電平 1。 為了在設(shè)計 FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。該 D 觸發(fā)器具有異步清零功能，其時序仿真波形圖如圖 所示 。 MR (第 9 管腳 )為復(fù)位端，當(dāng) CLR=0 時，移位寄存 器各位輸出為 0，只有當(dāng) CLR=1 時，時鐘脈沖才起作用。由于單片機(jī)讀取鍵值的操作是通過外部中斷引起的，這樣在沒有鍵按下時， CPU 就不會執(zhí)行掃描程序，提高了 CPU 工作的效率。 圖 被測信號放大整形電路 設(shè)輸入波形 (被測信號 )為 30mV、 1KHz 的正弦波，經(jīng) Proteus 仿真得到的輸入、輸出波形如圖 所示。當(dāng)產(chǎn)品 的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時，采用 VHDL 進(jìn)行的設(shè)計可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實現(xiàn)，僅僅需要更換不同的庫重新進(jìn)行綜合。 VDHL 語言可以支持自上而下 ( Top_Down)的設(shè)計方法，它具有功能強(qiáng)大的語言結(jié)構(gòu)，可用簡潔明確的代碼 描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計，可以支持同步電路、異步電路、以及其它隨 機(jī)電路的設(shè)計。 （ 2）支持的器件更多 除了支持 MAX3000、 MAX7000、 FLEX6000、 FLEX10KE、 ACEX1K 等 MAX+PLUSII已經(jīng)支持的器件外，還支持 PEX20K、 APEX20KE、 AREXII、 EXCALIBURARM、Mercur