【正文】 CL為單片機(jī)發(fā)出的預(yù)置門控信號， CLR為單片機(jī)發(fā)出的復(fù)位信號， TCLK 為被測信號的輸入， D 觸發(fā)器輸入 引腳 d 始終接高電平 1。標(biāo)準(zhǔn)頻率 信號 取自 FPGA 開發(fā)板自帶頻率為 50MHz的外部晶振。當(dāng) Q1=1， Q2=1 時，則 EEND= 1； 否則 EEND= 0。 為了在設(shè)計(jì) FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。 為了在設(shè)計(jì) FPGA 頂層模塊時能夠順利地調(diào)用它，我們將其生成原理圖模塊，該原理圖模塊如圖 所示。 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 21 圖 （ a） 標(biāo)準(zhǔn)信號（ SC32）時序仿真波形圖 圖 （ b） 被測信號（ TC32）時序仿真波形圖 （ a） （ b） 圖 標(biāo)準(zhǔn)信號（ SC32） /被測信號 (TC32)原理圖模塊 （ 3） MUX64_8 多路選擇器 因?yàn)閱纹瑱C(jī)的數(shù)據(jù)總線有限，不可能一次性將兩個計(jì)數(shù)器的值讀入。 Q[31..0]顯示的數(shù)值即為 被測信號 計(jì)數(shù)器的計(jì)數(shù)值， Q[31..0]引腳的作用是將計(jì)數(shù)器的值送到 MUX648 多路選擇器 ， 以便單片機(jī)將計(jì)數(shù)值讀入。 本設(shè)計(jì)采用 VHDL 文本輸入，其設(shè)計(jì)程序見附錄。該 D 觸發(fā)器具有異步清零功能，其時序仿真波形圖如圖 所示 。 當(dāng) SPUL 為低電平時，標(biāo)準(zhǔn)頻率信號計(jì)數(shù)器的輸入使能由脈寬控制 模塊的輸出 PL來控制，測量門控時間為被測信號的一個正脈寬的時間或一個負(fù)脈寬的時間寬度，此時標(biāo)準(zhǔn) 頻率信號的 計(jì)數(shù)器的計(jì)數(shù)值用來測量被測信號的脈寬寬度。 當(dāng) CLR 為高 電平時， D 觸發(fā)器異步清零，輸出端為低電平，從而使每個 計(jì)數(shù)器 的使能端 為低電平， 系統(tǒng)清零。整個 FPGA 模塊電路設(shè)計(jì)如圖 所示。 MR (第 9 管腳 )為復(fù)位端，當(dāng) CLR=0 時，移位寄存 器各位輸出為 0，只有當(dāng) CLR=1 時，時鐘脈沖才起作用。時鐘 信號 (CP) 每次由低變高時，數(shù)據(jù)右移一位，輸入到 Q0， Q0 是兩個數(shù)據(jù)輸入端（ DSA 和 DSB）的邏輯與的結(jié)果?？紤]到提高單片機(jī) IO 口的利用率，降低編程復(fù)雜性，提高單片機(jī)的計(jì)算速度以及降低數(shù)碼顯示器對主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式。 74LS148 的邏輯功能表如表 所示。由于單片機(jī)讀取鍵值的操作是通過外部中斷引起的，這樣在沒有鍵按下時， CPU 就不會執(zhí)行掃描程序，提高了 CPU 工作的效率。 鍵盤控制命令由鍵盤掃描編碼電路讀入，當(dāng)有按鍵按下時向單片機(jī)發(fā)出中斷請求并讀取鍵值。本設(shè)計(jì)采用內(nèi)部時鐘方式，內(nèi)部時鐘方式是利用單片機(jī)芯片內(nèi)部的振蕩電路實(shí)現(xiàn)的，此時需要單片機(jī)的 XTAL1 和 XTAL2 引腳外接定時元件。產(chǎn)生單片機(jī)復(fù)位的條件是：在 RST 引腳端出現(xiàn)滿足復(fù)位時間要求的高電平狀態(tài)，該時間等于系統(tǒng)時鐘振蕩周期建立時間再加兩個機(jī)器周期時間（一般不小于 10ms）。 圖 被測信號放大整形電路 設(shè)輸入波形 (被測信號 )為 30mV、 1KHz 的正弦波，經(jīng) Proteus 仿真得到的輸入、輸出波形如圖 所示。在設(shè)計(jì)過程中，考慮到輸入的信號幅度不定，這時很難確定放大器的放大倍數(shù)，并且施密特觸發(fā)器要求輸入電平很高，所以放大器的放大倍數(shù)要隨輸入信號幅度隨時調(diào)整，因此采用一般的方案實(shí)現(xiàn)困難。 單片機(jī)由外接的 12MHz標(biāo)準(zhǔn)晶振提供時鐘電路。整個系統(tǒng)在硬件上可分為 標(biāo)準(zhǔn)頻率信號 模塊、 被測信號放大整形電路模塊、單片機(jī)模塊和 FPGA 模塊 。當(dāng)產(chǎn)品 的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時，采用 VHDL 進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實(shí)現(xiàn)，僅僅需要更換不同的庫重新進(jìn)行綜合。這意味著同一個 VHDL 設(shè)計(jì)描述可以在 不 同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。與工藝技術(shù)有關(guān)的參數(shù)可 通過 VHDL提供的類屬加以描述，工藝改變時，只需修改相應(yīng)程序中的類屬參數(shù)即可。 VHDL 語言具有多層次的設(shè)計(jì)描述功能，可以從 系統(tǒng)的數(shù)學(xué)模型直到門級電路，支持設(shè)計(jì)庫和可重復(fù)使用的組件生成，它支持 階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建。 VDHL 語言可以支持自上而下 ( Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語言結(jié)構(gòu)，可用簡潔明確的代碼 描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨 機(jī)電路的設(shè)計(jì)。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 1993 年， IEEE 對 VHDL 進(jìn)行了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。 VHDL 語言 簡介及開發(fā)優(yōu)點(diǎn) VHDL 的英文名全稱是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 （ 2）支持的器件更多 除了支持 MAX3000、 MAX7000、 FLEX6000、 FLEX10KE、 ACEX1K 等 MAX+PLUSII已經(jīng)支持的器件外，還支持 PEX20K、 APEX20KE、 AREXII、 EXCALIBURARM、Mercury、 Stratix 等 MAX+PLUSII 下無法支持的大容量高性能的器件。 Quartus II 作為目前 CPLD/FPGA 開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。 Quartus II 編譯器支持的硬件描述語言有 VHDL(支持 VHDL’87及 VHDL’97標(biāo)準(zhǔn) )、Verilog HDL 及 AHDL(Altera HDL)。在 Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。編譯器包括的功能模塊有分析 /綜合器（ Analsis amp。 Quartus II也可利用第三方的綜合工具。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。每個 IOB 控制一個引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。 （ 1）可配置邏輯塊 (CLB) 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 9 一般有三種結(jié)構(gòu)形式： ① 查找表結(jié)構(gòu)； ② 多路開關(guān)結(jié)構(gòu)； ③ 多級與非門結(jié)構(gòu)。使用 FPGA器件，可在較短地時間內(nèi)完成一個電子系統(tǒng)地設(shè)計(jì)和制作，縮短了研制周期，達(dá)到快速上市和進(jìn)一步降低成本的要求 [4]。 Proteus 軟件還提供有交直流電壓表、邏輯分析儀、示波器、定時 /計(jì)數(shù)器和信號發(fā)生器等測試信號工具，用于電路測試。 Proteus 軟件大大提高了企業(yè)的產(chǎn)品開發(fā)率，降低了開發(fā)風(fēng)險(xiǎn)。其軟件開發(fā)流程為： （ 1）創(chuàng)建一個項(xiàng)目，從器件庫中選擇目標(biāo)器件，配置工具設(shè)置； （ 2）用 C 語言或匯編語言創(chuàng)建源程序； （ 3）用項(xiàng)目管理器生成應(yīng)用； （ 4）修改源程序中的錯誤； （ 5）測試，連接應(yīng)用。 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） 7 圖 80c51 單片機(jī)引腳圖 Keil μ vision 3 軟件 概述 Keil 是德國 Keil Software 公司出品的單片機(jī)集成開發(fā)軟件，該軟件支持 51 單片機(jī)的所有變種。其基本內(nèi)部結(jié)構(gòu)如圖 所示。中斷源的配置有所不同，其中 52 子系列在存儲器容量、計(jì)數(shù)器和中斷源數(shù)量都高于 51 子系列。fs) (24) 由上式可以看出，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標(biāo)準(zhǔn)信號頻率有關(guān)，即實(shí)現(xiàn)了整個測試頻段的等精度測量。標(biāo)準(zhǔn)信號的頻率為 fs，則被測信號的頻率如式 (21): fx=(Nx/Ns)當(dāng)預(yù)置門信號為低電平的時候， 隨 后而來的被測信號的上升沿將使兩個計(jì)數(shù)器同時關(guān)閉，所測得的頻率為 (FS/N S)*NX。 圖 等精度測頻原理波形圖 等精度測頻的實(shí)現(xiàn)方法可簡化為圖 所示。在測量過程中，有兩個計(jì)數(shù)器分別對標(biāo)準(zhǔn)信號和被測信號同時計(jì)數(shù)。 等精度測頻原理 等精度測頻方法是在直接測頻方法的基礎(chǔ)上發(fā)展起來的。 方案三：采用等精度頻率測量法，測量精度保持恒定，不隨所測信號的變化而變化。1 個脈沖誤差。1 個脈沖誤差，并且測試精度與計(jì)數(shù)器中記錄的數(shù)值有關(guān)，為了保證測試精度，測周期法僅適用于低頻信號的測量。測量頻率的方法有多種，其中等精度測量頻率具有精度高、使用方便、測量迅速，以及便于現(xiàn)測量、過程自 動化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。 （ 4）用 C 語言完成了系統(tǒng)中單片機(jī)控制的的軟件設(shè)計(jì)。該頻率計(jì)利用 FPGA 來實(shí)現(xiàn)對頻率、周期、脈寬、占空比的測量計(jì)數(shù)，由單片機(jī)實(shí)現(xiàn)對系統(tǒng)的控制、數(shù)據(jù)的顯示、數(shù)據(jù)運(yùn)算及數(shù)制轉(zhuǎn)換等功能?；?EDA 技術(shù)正在承擔(dān)起越來越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 本設(shè)計(jì)利用 FPGA 進(jìn)行測頻計(jì)數(shù)，單片機(jī)實(shí)施控制 ， 實(shí)現(xiàn)頻率計(jì)的設(shè)計(jì)過程。其中主要應(yīng)用到 EDA(電子設(shè)計(jì)自動化 )技術(shù)。 Agilent 科技公司成立于 1939 年，在電子測量領(lǐng)域也有著 70 多年的研發(fā)生產(chǎn)經(jīng)歷。 Pendulum Instruments 公司常規(guī)頻率計(jì)型號主要有： CNT9 CNT90、CNT8 CNT85。其中，歐美頻率計(jì)廠家所占有的市場份額最大。據(jù)統(tǒng)計(jì)，目前發(fā)達(dá)國家在電子產(chǎn)品開發(fā)中 EDA 工具的利用率已達(dá) 很高 ，而大部分的 FPGA 已采用 HDL（ Hardware Description Language—— 硬件描述語言）設(shè)計(jì)。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。 作者簽名： 日 期： 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） IV 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。 關(guān)鍵詞 ：頻率計(jì)； EDA 技術(shù)； FPGA；單片機(jī) 蘭州交通大學(xué)畢業(yè)設(shè)計(jì)（論文） II Abstract Frequency is monly used physical quantity, lots of measurement of physical quantity in the project, such as the measurement of time, the control of velocity, can be changed into the measurement of frequency. Besides, the measured signal with a frequency parameter, such as the rate of flow, the rotational speed, is often encountered. So the research of the method of measuring frequency has bee more and more significant in the real application. According to the principles of traditional frequency measurement , the measurement accuracy of frequency meter will decrease with the signal frequency decrease .but it has more limitations in the real application, equal precision frequency meter not only has high accuracy, but also maintains constant test accuracy in the whole frequency region . With the help of FPGA and cooperating with the single chip puter STC89C51,The digital frequency design in our program has realized the precision measurement of signal frequency by adopting the current EDA technique prevailing in the electronic designs and using the principle of multiperiod synchrony frequency measurement. Besides, the system can plete the cycle, pulse width, duty cycle measurement function . In this design, using an FPGA chip EP2C5Q208C8 pletes a variety