【正文】 if apluse=39。 when second= if apluse=39。 when third= if apluse=39。 end case。139。 end s_machine。 閘門 閘門是由控制器控制一個四路選擇器，從而選擇實(shí)際信號，作為取樣脈沖。 entity mux4 is port(s: in std_logic_vector(1 downto 0)。 architecture haves of mux4 is begin y=a0 when s=00 else a1 when s=01 else 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 19 a2 when s=10 else a3 when s=11。然后由 y 輸出其選擇的信號。這是利用層次化設(shè)計(jì)思想，能很好的利用已編譯 好的模塊，避免重復(fù)編程，減小工作量。其圖如（附圖）等精度頻率計(jì)原理圖所示： （ 2） 原理圖說明：計(jì)數(shù)器是由 8 個十進(jìn)制計(jì)數(shù)模塊（ ctmn10）和 T 觸發(fā)器組成， CLK 作為被測頻率的輸入端， EN 為使能端，當(dāng) enable(EN)=‘ 1’時，計(jì)數(shù)器計(jì)數(shù)，當(dāng) enable(EN)=‘ 0’時，計(jì)數(shù)器停止計(jì)數(shù)。此計(jì)數(shù)器是頻率計(jì)數(shù)器的主要模塊，使能端 enable 的脈沖是由一模塊提供的閘門信號經(jīng)四選一的四位選擇器選擇出的信號，可選的信號的脈沖寬度分別為 ,和 。 entity reg32 is port(ld,reset: in std_logic。 architecture s_haves of reg32 is begin process(ld) begin if reset=39。event and ld=39。 end process。此脈沖的頻率為 1S。只要將鎖存器中的輸出接到數(shù)碼管相應(yīng)的管腳上，計(jì)數(shù)的每一位都由數(shù)碼管顯示，然后小數(shù)點(diǎn)由二極管顯示，從而確定記錄結(jié)果。 use 。 clear,fxover :out std_logic。 signal state:state_type。 elsif clk39。 when f100k_t= if tover=39。 if ldt=39。 if this0=39。then state=f100k_low。then 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 23 state=start_f100k。then state=start_f10k。139。139。139。139。139。 when f1k_t= if tover=39。 if this0=39。then state=f1k_low。then state=start_f1k。 then state=start_f10k。then state=start_f1k。 end process。when start_f1k|f1k_t|f1k_over|f1k_low, 39。139。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 25 with state select unitdot=39。when others。039。when f100k_over|f10k_over|f1k_over, 39。 控制器的 VHDL 程序說明：此程序是個總的控制器，它 用來實(shí)現(xiàn)整個系統(tǒng)的運(yùn)轉(zhuǎn)，系統(tǒng)的啟停、狀態(tài)的確定和轉(zhuǎn)移。要完成 整個系統(tǒng)設(shè)計(jì)還需要設(shè)計(jì)幾個小模塊。 entity syncir is port(sin,clk: in std_logic。event and clk=39。 end process。即超出了本計(jì)數(shù)器的的測量范圍。 fxover: in std_logic。139。當(dāng)輸入信號 S 全為基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 27 1時，超量程標(biāo)志 fxover 輸出為 1，即等精度頻率計(jì)處于超量程狀態(tài)。 use 。 architecture s_machine of equo is begin equalo=39。 end s_machine。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語言）建立設(shè)計(jì)，MAX+PLUSII 把這些設(shè)計(jì)轉(zhuǎn)自動換成最終所需的格式。特別是在原理圖輸入等方面， Maxplus2 被公認(rèn)為是最易使用，人機(jī)界面最友善的 PLD 開發(fā)軟件，特別適合初學(xué)者使用。 26 為 VCC， 57 為 GND,80、7 7 73 為數(shù)碼管 M1， 8 81 為數(shù)碼管 M2， 6為數(shù)碼管 M3, 11 1 10 為數(shù)碼管 M4，為增加顯示位數(shù)使用了動態(tài)掃描方式，將靜態(tài)顯示中的數(shù)碼管 M M M M8 的 8 個 I/O 口用于動態(tài)顯示數(shù)碼管的 8個段， 60、 6 62分發(fā)光二極管 L2， L3， L4。 （ 3）編譯之后可生成文件 *.scf 用于下載。因?yàn)?MAX 系列編程信息以 EEPROM 方式保存， FLEX 系列編程信息采用 SRAM 方式保存，所以掉電后， MAX 系列編程信息不會丟掉，而 FLEX 系列的配置信息會丟掉，需系統(tǒng)每次上電后重新配置。）。 頻率測試時序圖如下所示： 脈寬測試時序圖如下所示： 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 32 總結(jié) 通過這兩個月的畢業(yè)設(shè)計(jì)，使我不但掌握了更多理論知識，也進(jìn)一步提高了我的實(shí)際操作能力，使我在大學(xué)三年里學(xué)到的東西得到了充分的驗(yàn)證、消化和掌握。這就進(jìn)一步鞏固了以往所學(xué)知識。其測量精度也很高，主要是可任意設(shè)計(jì)微分電路、同步電路 ，使計(jì)數(shù)準(zhǔn)確，達(dá)到高精度。但由于實(shí)驗(yàn)儀的標(biāo)準(zhǔn)輸入時鐘的頻率不是整數(shù)，其測量的結(jié)果稍有偏差。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 33 致謝 本次設(shè)計(jì)是在 陸應(yīng)華 老師的精心指導(dǎo)下完成的，在此表示忠心的感謝！再次感謝各位老師對我的精心栽培，感謝各位領(lǐng)導(dǎo)對我的熱心關(guān)懷和支持，感謝學(xué)校給我們提供的物資上的支持，讓我們能全身心的投入設(shè)計(jì)。 近 四 年的大學(xué)生活將要結(jié)束了，在學(xué)習(xí)和生活上，得 益于許多同學(xué)的幫助和支持。盡我所知，除文中已經(jīng)特別注明引用的內(nèi)容和致謝的地方外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的研究成果。 論文密級： □ 公開 □ 保密 （ ___年 __月至 __年 __月） (保密的學(xué)位論文在解密后應(yīng)遵守此協(xié)議 ) 作者簽名： _______________ 導(dǎo)師簽名： _________________ _______年 _____月 _____日 _______年 _____月 _____日 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 36 獨(dú) 創(chuàng) 聲 明 本人鄭重聲明：所呈交的畢業(yè)設(shè)計(jì) (論文 )，是本人在指導(dǎo)老師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果，成果不存在知識產(chǎn)權(quán)爭議。 作者簽名 : 二〇 一 〇年 九 月 二十 日 畢業(yè)設(shè)計(jì)（論文）使用授權(quán)聲明 本人完全了解 濱州學(xué)院 關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定。本次畢業(yè)設(shè)計(jì)大概持續(xù)了半年，現(xiàn)在終于到結(jié)尾了。沒有他們的幫助，我將 無法順利完成這次設(shè)計(jì)。再次對周巍老師表示衷心的感謝。 致 謝 四年的大學(xué)生活就快走入尾聲，我們的校園生活就要劃上句號，心中是無盡的難舍與眷戀。 學(xué)友情深，情同兄妹。是他們在我畢業(yè)的最后關(guān)頭給了我們巨大的幫助與鼓勵， 給了我很多解決問題的思路， 在此表示衷心的感激。 。他無論在理論上還是在實(shí)踐中，都給與我很大的幫助，使我得到不少的提高這對于我以后的工作和學(xué)習(xí)都有一種巨大的幫助，感謝 他 耐心的輔導(dǎo)。 在我的十幾年求學(xué)歷程里，離不開父母的鼓勵和支持，是他們辛勤的勞作，無私的付出，為我創(chuàng)造良好的學(xué)習(xí)條件，我才能順利完成完成學(xué)業(yè)，感激他們一直以來對我的撫養(yǎng)與培育。 回首四年，取得了些許成績，生活中有快樂也有艱辛。 另外，我還要感謝大學(xué)四年和我一起走過的同學(xué)朋友對我的關(guān)心與支持，與他們一起學(xué)習(xí)、生活，讓我在大學(xué)期間生活的很充實(shí)，給我留下了很多難忘的回憶。郭謙功老師淵博的知識、嚴(yán)謹(jǐn)?shù)淖黠L(fēng)和誨人不倦的態(tài)度給我留下了深刻的印象。經(jīng)過這次畢業(yè)設(shè)計(jì)，我的能力有了很大的提高，比如操作能力、分析問題的能力、合作精神、嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)等方方面面都有很大的進(jìn)步。 （保密論文在解密后遵守此規(guī)定） 作者簽名 : 二〇 一 〇年 九 月 二十 日 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 37 致 謝 時間飛逝， 大學(xué) 的學(xué)習(xí)生活很快就要過去，在這 四年 的學(xué)習(xí)生活中，收獲了很多，而這些成績的取得是和一直關(guān)心幫助我的人分不開的。對本文的研究做出重要貢獻(xiàn)的個人和集體均已在文中以明確方式標(biāo)明。本人完全意識到本聲明的法律結(jié)果由本人承擔(dān)。最后再次向所有曾給予熱情支持和無私幫助的老師和同學(xué)表示最真誠的謝意。本次畢業(yè)設(shè)計(jì)，我的設(shè)計(jì)能力、動手能力得到了很大的提 高。 本次畢業(yè)設(shè)計(jì)，我的設(shè)計(jì)能力、動手能力都得到了很大的提高。而其電路，可由自己設(shè)計(jì)基本模塊，然后再連接整個設(shè)計(jì)，這可以簡化電路，可以隨意更改電路。我所設(shè)計(jì)的 等精度頻率計(jì) 均能滿足要求，測量范圍可以很大，只要將輸入的閘門信號稍做改動，顯示時多用幾個數(shù)碼管。從中使我了解了 VHDL 電路設(shè)計(jì)語言的強(qiáng)大功能，其電路設(shè)計(jì)的簡化性、精確性和靈活性。結(jié)果驗(yàn)證：由于實(shí)驗(yàn)儀沒有標(biāo)準(zhǔn)的整時鐘輸入，對被測信號的實(shí)際測量結(jié)果稍微有一點(diǎn)誤差。 b..從“ MAX+plusⅡ”菜單下選擇“ Programmer” 在打開的對話框中單擊 ”configure” 即可完成配置。其中 MAX 系列為 CPLD 結(jié)構(gòu)，編程信息以 EEPROM 方式保存，故這類器件的下載稱為編程。 （ 2）完成上述管腳鎖定之后，重新編譯使之生效，此時回到原來設(shè)計(jì)的文件中可看到輸入信號旁有其對應(yīng)的腳號。本設(shè)計(jì)可通過 DXT 系列 EDA 實(shí)驗(yàn)儀中的 ALTERA FLEX EPF10K10LC84— 4 來實(shí)現(xiàn)。對于一般幾千門的電路設(shè)計(jì)，使用 MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時。 上述所有的設(shè)計(jì)思路可將整個系統(tǒng)連接起來，如（附圖）等精度頻率計(jì)原理圖所示。 when a=0000 else 39。 equalo: out std_logic)。以達(dá)到較精確的計(jì)數(shù)結(jié)果。 else count=s。 end cover。 use 。 程序說明：輸入信號 sin 在時鐘 clk 的上升沿時輸入，這就保證了輸入和時鐘同步。 then sout=sin。 end syncir。其程序如下： library ieee。 等精度頻率計(jì)的總電路設(shè)計(jì) 等精度頻率計(jì)是對被測信號的頻率進(jìn)行測量。when others。 with state select fxover=39。139。when start_f100k|f100k_t|f100k_over|f100k_low, 39。039。when others。 with state select hundot=39。 end case。 when f1k_low= if ldt=39。 when f1k_over=