【正文】 t） HDL 網(wǎng)表 （ list） 測(cè)試程序 （ test bench） 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 7 說(shuō)明： “調(diào)用模塊的黑盒子接口”的導(dǎo)入，是由于 RTL 代碼調(diào)用了一些外部模塊，而這些外部模塊不能被綜合或無(wú)需綜合，但邏輯綜合器需要其接口的定義來(lái)檢查邏輯并保留這些模塊的接口 。 (c)前仿真 說(shuō)明： 一般來(lái)說(shuō)，對(duì) FPGA 設(shè)計(jì)這一步可以跳過(guò)不做，但可用于 debug 綜合有無(wú)問(wèn)題。 (d)布局布線(xiàn) 邏輯綜合器 HDL 網(wǎng)表 （ list） 邏輯仿真器 測(cè)試數(shù)據(jù) 調(diào)用模塊的 行為仿真模型 測(cè)試程序 （ test bench） 邏輯綜合器 EDIF 網(wǎng)表 （ list） FPGA 廠(chǎng)家工具 調(diào)用模塊的 綜合模型 設(shè)置布局布線(xiàn)約束條件 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 8 (e)后仿真（時(shí)序仿真） HDL 網(wǎng)表 （ list） SDF 文件 （標(biāo)準(zhǔn)延時(shí)格式） FPGA 廠(chǎng)家工具 HDL 網(wǎng)表 （ list） SDF 文件 （標(biāo)準(zhǔn)延時(shí)格式） 邏輯仿真器 測(cè)試數(shù)據(jù) FPGA 基本單元仿真模型 測(cè)試程序 （ test bench） 下載 /編程文件 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 9 Max+plusⅡ概述 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 Max+plusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。在 Max+plusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Max+plusⅡ開(kāi)發(fā)系統(tǒng)的特點(diǎn) （ 1） 開(kāi)放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 （ 2） 與結(jié)構(gòu)無(wú)關(guān) Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 （ 3） 完全集成化 Max+plusⅡ 的設(shè)計(jì)輸入、 處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。 （ 4） 豐富的設(shè)計(jì)庫(kù) Max+plusⅡ 提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction ）以及新型的參數(shù)化的兆功能（ MageFunction）。 （ 5） 模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶(hù)化。 （ 6） 硬件描述語(yǔ)言（ HDL） Max+plusⅡ 軟件支持各種 HDL設(shè)計(jì)輸入選項(xiàng)，包括 VHDL、 Verilog HDL和 Altera自己的硬件描述語(yǔ)言 AHDL。 （ 7） Opencore 特征 Max+plusⅡ 軟件具有開(kāi)放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 10 數(shù)。 第 三 章 等精度頻率計(jì) 的設(shè)計(jì)原理 設(shè)計(jì)要求 : （ 1）對(duì)于頻率測(cè)試功能，測(cè)頻范圍為 Hz～ 200 MHz；對(duì)于測(cè)頻精度，測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。 （ 2）對(duì)于周期測(cè)試功能，信號(hào)測(cè)試范圍與精度要求與測(cè)頻功能相同。 （ 3）對(duì)于脈寬測(cè)試功能，測(cè)試范圍為 us～ 1s，測(cè)試精度為 us。 （ 4）對(duì)于 占空比測(cè)試功能，測(cè)試精度為 1%～ 99%。 頻率測(cè)量 眾所周知，所謂 “ 頻率 ” 就是周期性信號(hào)在單位時(shí)間 (1s)內(nèi)變化的次數(shù)。若在一定時(shí)間間隔 T 內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù) N，則其頻率可衰示為f=N/T 。 等精度頻率計(jì)測(cè)頻率的原理框圖可示如圖 1(a)。其中脈沖形成電路的作用是：將被測(cè)信號(hào)變成脈沖信號(hào)，其重復(fù)頻率等于被測(cè)頻率 fx。時(shí)間基準(zhǔn)信號(hào)發(fā)生器提供標(biāo)準(zhǔn)的時(shí)間脈沖信號(hào)、若其周期為 1s。則門(mén)控電路的輸出信號(hào)持續(xù)時(shí)間亦準(zhǔn)確地等于 1s。閘門(mén)電路由標(biāo)準(zhǔn)秒信號(hào)進(jìn)行控制，當(dāng)秒信號(hào)來(lái)到時(shí)，閘門(mén)開(kāi)通．被測(cè)脈沖信號(hào) 通過(guò)閘門(mén)送到計(jì)數(shù)譯碼顯示電路。秒信號(hào)結(jié)束時(shí)閘門(mén)關(guān)閉，計(jì)數(shù)器停止計(jì)數(shù)，各點(diǎn)的 波 形如圖 1(b)所示。由于計(jì)數(shù)器計(jì)得的脈沖數(shù) N 是在 1 秒時(shí)間內(nèi)的累計(jì)數(shù) 所以被測(cè)頻率 fx=NHz。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 11 目前，有三種常用的數(shù)字頻率測(cè)量方法：直接測(cè)量法 (以下稱(chēng) M法 )、周期測(cè)量法 (以下稱(chēng) T 法 )和綜合測(cè)量法 (以下稱(chēng) M/T 法 )。 M 法是在給定的閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖 個(gè)數(shù)，進(jìn)行換算得出被測(cè)信號(hào)的頻率。 T 法是通過(guò)測(cè)量被測(cè)信號(hào)一個(gè)周期時(shí)間計(jì)時(shí)信號(hào)的脈沖個(gè)數(shù)，然后換算出被測(cè)信號(hào)的頻率。這兩種測(cè)量法的精度都與被測(cè)信號(hào)有關(guān)，因而它們屬于非等精度測(cè)量法。而 M/T 法設(shè)實(shí)際閘門(mén)時(shí)間為 t，被測(cè)信號(hào)周期數(shù)為 Nx，則它通過(guò)測(cè)量被測(cè)信號(hào)數(shù)個(gè)周期的時(shí)間，然后換算得出被測(cè)信號(hào)的頻率，克服了測(cè)量精度對(duì)被測(cè)信號(hào)的依賴(lài)性。 M/T 法的核心思想是通過(guò)閘門(mén)信號(hào)與被測(cè)信號(hào)同步，將閘門(mén)時(shí)間 t控制為被測(cè)信號(hào)周期長(zhǎng)度的整數(shù)倍。測(cè)量時(shí)，先打開(kāi)預(yù)置閘門(mén)，當(dāng)檢測(cè)到被測(cè)閘門(mén)關(guān)閉時(shí)，標(biāo)準(zhǔn)信號(hào)并不立即停止計(jì)數(shù)，而是等檢測(cè)到的被測(cè) 信號(hào)脈沖到達(dá)是才停止，完成被測(cè)信號(hào)的整數(shù)個(gè)周期的測(cè)量。測(cè)量的實(shí)際閘門(mén)時(shí)間與預(yù)置閘門(mén)時(shí)間可能不完全相同，但最大差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期。 系統(tǒng)的硬件框架設(shè)計(jì) 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 12 本系統(tǒng)由脈沖輸入電路、整形電路、核心控制電路 (由 FPGA 構(gòu)成 )和輸出顯示電路組成，如圖 2所示。 圖 2 控制的核心芯片是 FPGA，它由兩大功能模塊組成： (1)頻率計(jì)數(shù)模塊，包含兩個(gè)部分，選通時(shí)間控制部分，可改變選通時(shí)間；計(jì)數(shù)部分，根據(jù)選通時(shí)間的長(zhǎng)短對(duì)被測(cè)信號(hào)正脈沖進(jìn)行計(jì)數(shù)； (2)掃描顯示模塊，對(duì)計(jì)數(shù)的結(jié)果進(jìn)行掃描顯示，從而完成整個(gè)測(cè)頻率的過(guò) 程。外圍的電路相對(duì)簡(jiǎn)單，只有信號(hào)輸入整形電路和數(shù)碼管顯示電路。 系統(tǒng)的工作原理是，被測(cè)信號(hào)經(jīng)整形生成矩形波輸入到控制核心芯片 FPGA 的計(jì)數(shù)模塊，計(jì)數(shù)模塊根據(jù)所提供的矩形波上升沿計(jì)數(shù)，計(jì)數(shù)時(shí)間則由選通時(shí)間控制部分決定，根據(jù)頻率所處的范圍來(lái)決定檔位；將計(jì)數(shù)的結(jié)果給顯示電路，通過(guò)掃描，在數(shù)碼管上顯示頻率的大小。 整形電路是將待測(cè)信號(hào)整形變成計(jì)數(shù)器所要求的脈沖信號(hào)。電路形式采用由 555 定時(shí)器所構(gòu)成的施密特觸發(fā)器。若待測(cè)信號(hào)為正弦波，輸入整形電路，設(shè)置分析為瞬態(tài)分析，啟動(dòng)電路，其輸入、輸出波形如圖 1(b)所示。由圖可 見(jiàn)輸出為方波，二者頻率相同，頻率計(jì)測(cè)得方波的頻率即為正弦波的頻率。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 13 系統(tǒng)設(shè)計(jì)與方案論證 設(shè)計(jì)采用實(shí)驗(yàn)教學(xué)中常用的 altera 公司的 FLEX10K10 系列芯片，該芯片的反應(yīng)時(shí)間可達(dá) ns級(jí)，頻率計(jì)的測(cè)頻范圍可為 1Hz～ 999MHz。系統(tǒng)在兼顧測(cè)量精度和測(cè)量反應(yīng)時(shí)間的基礎(chǔ)上，實(shí)現(xiàn)了量程的自動(dòng)轉(zhuǎn)換，測(cè)量可以全自動(dòng)地進(jìn)行。其控制和邏輯電路是基于 quartus II 和 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)，外部電路相當(dāng)簡(jiǎn)單。圖 3是本設(shè)計(jì)的頂層示意圖。設(shè)計(jì)主要由分頻模塊、控制模塊、鎖存模塊等共七個(gè)模塊組成。脈沖信號(hào)由 fsin 引腳 輸入到 trl 模塊，由 clr 引腳和 fdiv 輸出信號(hào) q 共同決定 fsin 的有效性，并由 td 實(shí)現(xiàn)自適應(yīng)控制，當(dāng) fsin 的頻率高出或低于某個(gè)量程， trl 模塊會(huì)根據(jù)具體的值選擇相應(yīng)合適的量程 (本設(shè)計(jì)共有分為 1~9999Hz、10~、 100~、 1M~999M 等四個(gè)量程 )。再經(jīng)由 lock 鎖存之后，由dspnum 選擇具體的通路，由 dspsel 和 disp 實(shí)現(xiàn)動(dòng)態(tài)掃描顯示，掃描顯示模塊有dspsel 控制七段數(shù)碼管的片選信號(hào)，間鎖存保存的 BCD 碼數(shù)據(jù)動(dòng)態(tài)掃描譯碼，以十進(jìn)制形式顯示。以上的 各功能模塊都是在 FLEX10K10 中，用 VHDL 予以實(shí)現(xiàn)的，較之以往的傳統(tǒng)型電路 更為簡(jiǎn)單，更易于實(shí)現(xiàn)頻率計(jì)的小型化、微型化甚至芯片化設(shè)計(jì)。 第 四 章 等精度頻率計(jì) 的設(shè)計(jì) 系統(tǒng)設(shè)計(jì) 電路原理圖 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 14 圖 3 示 意圖中的各模塊用 VHDL 語(yǔ)言生成后，再生成圖 3 所示的示意圖，經(jīng)編譯鏈接之后就可以下載到系統(tǒng)中。再在外部擴(kuò)展信號(hào)采集和相應(yīng)的數(shù)碼顯示電路，就可以完成一個(gè)相對(duì)簡(jiǎn)單的 等精度頻率計(jì) 。 等精度 頻率計(jì)的具體設(shè)計(jì)及模塊 本設(shè)計(jì)采用 ALTERA 公司的 FPGA 芯片 EPF10K10，該芯片管腳間的延遲為 5 ns，即頻率為 200 MHz，應(yīng)用標(biāo)準(zhǔn)化的硬件描述語(yǔ)言 VHDL 有非常豐富的數(shù)據(jù)類(lèi)型，他的結(jié)構(gòu)模型是層次化的，利用這些豐富的數(shù)據(jù)類(lèi)型和層次化的結(jié)構(gòu)模型，對(duì)復(fù)雜的數(shù)字系統(tǒng)進(jìn)行邏輯設(shè)計(jì)并用計(jì)算機(jī)仿真，逐步完善后進(jìn)行自動(dòng)綜合生成符合要求的、在電路結(jié)構(gòu)上可實(shí)現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設(shè)計(jì)任務(wù) 。 等精度頻率計(jì)可以由分頻電路、閘門(mén)、計(jì)數(shù)器、鎖存器、顯示電路和控制電路六部分組成。下面就 等精度頻率計(jì)設(shè)計(jì)的具體電路、 VHDL 語(yǔ)言程序設(shè)計(jì)及原理圖給予描述。 分頻器 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 15 分頻器由 3 個(gè)十進(jìn)制計(jì)數(shù)器和 3個(gè)脈沖取樣器實(shí)現(xiàn)。用于將 1khz 的標(biāo)頻信號(hào)分頻，產(chǎn)生 , 的時(shí)基信號(hào)，（計(jì)數(shù)器和脈沖取樣器均由 VHDL 語(yǔ)言編程實(shí)現(xiàn)） （ 1） 10 位計(jì)數(shù)器的 VHDL 程序； library ieee。 use 。 use 。 entity ctmn10 is port(en,reset,clk: in std_logic。 co :out std_logic。 qt :out std_logic_vector(3 downto 0))。 end ctmn10。 architecture decade of ctmn10 is signal t:std_logic_vector(3 downto 0)。 signal i :integer range 1 downto 0。 begin qt=t。 co=39。139。 when i=1 and en=39。139。 else39。039。 process(clk) begin if(reset=39。139。) then t=0000。 elsif clk39。event and clk=39。139。 then if en=39。139。 then if t=1001 then t=0000。 else t=t+1。 end if。 end