【正文】 t） HDL 網(wǎng)表 （ list） 測試程序 （ test bench） 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 7 說明： “調(diào)用模塊的黑盒子接口”的導入，是由于 RTL 代碼調(diào)用了一些外部模塊，而這些外部模塊不能被綜合或無需綜合，但邏輯綜合器需要其接口的定義來檢查邏輯并保留這些模塊的接口 。 (c)前仿真 說明： 一般來說，對 FPGA 設計這一步可以跳過不做，但可用于 debug 綜合有無問題。 (d)布局布線 邏輯綜合器 HDL 網(wǎng)表 （ list） 邏輯仿真器 測試數(shù)據(jù) 調(diào)用模塊的 行為仿真模型 測試程序 （ test bench） 邏輯綜合器 EDIF 網(wǎng)表 （ list） FPGA 廠家工具 調(diào)用模塊的 綜合模型 設置布局布線約束條件 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 8 (e)后仿真（時序仿真） HDL 網(wǎng)表 （ list） SDF 文件 （標準延時格式） FPGA 廠家工具 HDL 網(wǎng)表 （ list） SDF 文件 （標準延時格式） 邏輯仿真器 測試數(shù)據(jù) FPGA 基本單元仿真模型 測試程序 （ test bench） 下載 /編程文件 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 9 Max+plusⅡ概述 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應商之一。 Max+plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易用易學的 EDA 軟件。在 Max+plusⅡ 上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。 Max+plusⅡ開發(fā)系統(tǒng)的特點 （ 1） 開放的界面 Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 （ 2） 與結構無關 Max+plusⅡ 系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環(huán)境。 （ 3） 完全集成化 Max+plusⅡ 的設計輸入、 處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 （ 4） 豐富的設計庫 Max+plusⅡ 提供豐富的庫單元供設計者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction ）以及新型的參數(shù)化的兆功能（ MageFunction）。 （ 5） 模塊化工具 設計人員可以從各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。 （ 6） 硬件描述語言（ HDL） Max+plusⅡ 軟件支持各種 HDL設計輸入選項，包括 VHDL、 Verilog HDL和 Altera自己的硬件描述語言 AHDL。 （ 7） Opencore 特征 Max+plusⅡ 軟件具有開放核的特點，允許設計人員添加自己認為有價值的宏函基于 FPGA 的等精度頻率計的設計與實現(xiàn) 10 數(shù)。 第 三 章 等精度頻率計 的設計原理 設計要求 : （ 1）對于頻率測試功能，測頻范圍為 Hz～ 200 MHz；對于測頻精度，測頻全域相對誤差恒為百萬分之一。 （ 2）對于周期測試功能，信號測試范圍與精度要求與測頻功能相同。 （ 3）對于脈寬測試功能，測試范圍為 us～ 1s，測試精度為 us。 （ 4）對于 占空比測試功能，測試精度為 1%～ 99%。 頻率測量 眾所周知，所謂 “ 頻率 ” 就是周期性信號在單位時間 (1s)內(nèi)變化的次數(shù)。若在一定時間間隔 T 內(nèi)測得這個周期性信號的重復變化次數(shù) N，則其頻率可衰示為f=N/T 。 等精度頻率計測頻率的原理框圖可示如圖 1(a)。其中脈沖形成電路的作用是：將被測信號變成脈沖信號，其重復頻率等于被測頻率 fx。時間基準信號發(fā)生器提供標準的時間脈沖信號、若其周期為 1s。則門控電路的輸出信號持續(xù)時間亦準確地等于 1s。閘門電路由標準秒信號進行控制，當秒信號來到時，閘門開通．被測脈沖信號 通過閘門送到計數(shù)譯碼顯示電路。秒信號結束時閘門關閉，計數(shù)器停止計數(shù)，各點的 波 形如圖 1(b)所示。由于計數(shù)器計得的脈沖數(shù) N 是在 1 秒時間內(nèi)的累計數(shù) 所以被測頻率 fx=NHz。 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 11 目前，有三種常用的數(shù)字頻率測量方法：直接測量法 (以下稱 M法 )、周期測量法 (以下稱 T 法 )和綜合測量法 (以下稱 M/T 法 )。 M 法是在給定的閘門時間內(nèi)測量被測信號的脈沖 個數(shù)，進行換算得出被測信號的頻率。 T 法是通過測量被測信號一個周期時間計時信號的脈沖個數(shù)，然后換算出被測信號的頻率。這兩種測量法的精度都與被測信號有關，因而它們屬于非等精度測量法。而 M/T 法設實際閘門時間為 t，被測信號周期數(shù)為 Nx，則它通過測量被測信號數(shù)個周期的時間，然后換算得出被測信號的頻率，克服了測量精度對被測信號的依賴性。 M/T 法的核心思想是通過閘門信號與被測信號同步，將閘門時間 t控制為被測信號周期長度的整數(shù)倍。測量時，先打開預置閘門，當檢測到被測閘門關閉時，標準信號并不立即停止計數(shù)，而是等檢測到的被測 信號脈沖到達是才停止，完成被測信號的整數(shù)個周期的測量。測量的實際閘門時間與預置閘門時間可能不完全相同，但最大差值不超過被測信號的一個周期。 系統(tǒng)的硬件框架設計 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 12 本系統(tǒng)由脈沖輸入電路、整形電路、核心控制電路 (由 FPGA 構成 )和輸出顯示電路組成，如圖 2所示。 圖 2 控制的核心芯片是 FPGA，它由兩大功能模塊組成： (1)頻率計數(shù)模塊，包含兩個部分，選通時間控制部分，可改變選通時間；計數(shù)部分，根據(jù)選通時間的長短對被測信號正脈沖進行計數(shù)； (2)掃描顯示模塊，對計數(shù)的結果進行掃描顯示，從而完成整個測頻率的過 程。外圍的電路相對簡單，只有信號輸入整形電路和數(shù)碼管顯示電路。 系統(tǒng)的工作原理是，被測信號經(jīng)整形生成矩形波輸入到控制核心芯片 FPGA 的計數(shù)模塊，計數(shù)模塊根據(jù)所提供的矩形波上升沿計數(shù)，計數(shù)時間則由選通時間控制部分決定，根據(jù)頻率所處的范圍來決定檔位；將計數(shù)的結果給顯示電路，通過掃描，在數(shù)碼管上顯示頻率的大小。 整形電路是將待測信號整形變成計數(shù)器所要求的脈沖信號。電路形式采用由 555 定時器所構成的施密特觸發(fā)器。若待測信號為正弦波，輸入整形電路，設置分析為瞬態(tài)分析，啟動電路，其輸入、輸出波形如圖 1(b)所示。由圖可 見輸出為方波，二者頻率相同，頻率計測得方波的頻率即為正弦波的頻率。 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 13 系統(tǒng)設計與方案論證 設計采用實驗教學中常用的 altera 公司的 FLEX10K10 系列芯片，該芯片的反應時間可達 ns級，頻率計的測頻范圍可為 1Hz～ 999MHz。系統(tǒng)在兼顧測量精度和測量反應時間的基礎上，實現(xiàn)了量程的自動轉換，測量可以全自動地進行。其控制和邏輯電路是基于 quartus II 和 VHDL 語言進行設計，外部電路相當簡單。圖 3是本設計的頂層示意圖。設計主要由分頻模塊、控制模塊、鎖存模塊等共七個模塊組成。脈沖信號由 fsin 引腳 輸入到 trl 模塊，由 clr 引腳和 fdiv 輸出信號 q 共同決定 fsin 的有效性，并由 td 實現(xiàn)自適應控制，當 fsin 的頻率高出或低于某個量程， trl 模塊會根據(jù)具體的值選擇相應合適的量程 (本設計共有分為 1~9999Hz、10~、 100~、 1M~999M 等四個量程 )。再經(jīng)由 lock 鎖存之后，由dspnum 選擇具體的通路，由 dspsel 和 disp 實現(xiàn)動態(tài)掃描顯示，掃描顯示模塊有dspsel 控制七段數(shù)碼管的片選信號，間鎖存保存的 BCD 碼數(shù)據(jù)動態(tài)掃描譯碼，以十進制形式顯示。以上的 各功能模塊都是在 FLEX10K10 中，用 VHDL 予以實現(xiàn)的，較之以往的傳統(tǒng)型電路 更為簡單，更易于實現(xiàn)頻率計的小型化、微型化甚至芯片化設計。 第 四 章 等精度頻率計 的設計 系統(tǒng)設計 電路原理圖 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 14 圖 3 示 意圖中的各模塊用 VHDL 語言生成后，再生成圖 3 所示的示意圖，經(jīng)編譯鏈接之后就可以下載到系統(tǒng)中。再在外部擴展信號采集和相應的數(shù)碼顯示電路，就可以完成一個相對簡單的 等精度頻率計 。 等精度 頻率計的具體設計及模塊 本設計采用 ALTERA 公司的 FPGA 芯片 EPF10K10，該芯片管腳間的延遲為 5 ns，即頻率為 200 MHz，應用標準化的硬件描述語言 VHDL 有非常豐富的數(shù)據(jù)類型，他的結構模型是層次化的，利用這些豐富的數(shù)據(jù)類型和層次化的結構模型，對復雜的數(shù)字系統(tǒng)進行邏輯設計并用計算機仿真，逐步完善后進行自動綜合生成符合要求的、在電路結構上可實現(xiàn)的數(shù)字邏輯，再下載到可編程邏輯器件中，即可完成設計任務 。 等精度頻率計可以由分頻電路、閘門、計數(shù)器、鎖存器、顯示電路和控制電路六部分組成。下面就 等精度頻率計設計的具體電路、 VHDL 語言程序設計及原理圖給予描述。 分頻器 基于 FPGA 的等精度頻率計的設計與實現(xiàn) 15 分頻器由 3 個十進制計數(shù)器和 3個脈沖取樣器實現(xiàn)。用于將 1khz 的標頻信號分頻，產(chǎn)生 , 的時基信號，（計數(shù)器和脈沖取樣器均由 VHDL 語言編程實現(xiàn)） （ 1） 10 位計數(shù)器的 VHDL 程序； library ieee。 use 。 use 。 entity ctmn10 is port(en,reset,clk: in std_logic。 co :out std_logic。 qt :out std_logic_vector(3 downto 0))。 end ctmn10。 architecture decade of ctmn10 is signal t:std_logic_vector(3 downto 0)。 signal i :integer range 1 downto 0。 begin qt=t。 co=39。139。 when i=1 and en=39。139。 else39。039。 process(clk) begin if(reset=39。139。) then t=0000。 elsif clk39。event and clk=39。139。 then if en=39。139。 then if t=1001 then t=0000。 else t=t+1。 end if。 end