【正文】 好的測量精 度。因此，頻率檢測是電子測量領域最基本的測量之一。本數字頻率計的設計是根據頻率計的測頻原理，可以選擇合適的時基信號對輸入被測信號脈沖進行計數，實現測頻的目的。 1． 1 課題的研究背景 隨著電子電路技術的發(fā)展，頻率計從早期的采用分立元件設計發(fā)展到后來的采用單元電路和單片機進行設計。早期采用分立元件設計的頻率計成品體積大、穩(wěn)定性差、功耗高而且設計費時、設計周期長，不能很快的將最初的概念設想轉為系統實現。在數字電子技術和集成電路迅速發(fā)展的影響下，數字頻率計不但穩(wěn)定性得到了提高而且體積也減小了，得到了廣泛的應 用。但數字頻率計仍然存在很多缺點如電路復雜、設計周期較長、測量范圍有限、靈活性差等等。此外，現代電子產品更新換代非常的快，在很短的時間內可能就需對電路做出相應的改進以滿足新的功能要求。這對傳統的通用集成電路來說則需要重新設計、重新布線，而可編程邏輯器件的出現克服了這個缺點?？删幊踢壿嬈骷ㄟ^編程把通用集成電路集成在一塊尺寸很小的硅片上，電路的體積成倍縮小，走線短，減少了干擾，系統的可靠性也得到了提高，而且該類器件重構硬件的結構和工作方式可以通過軟件編程的方式實現，使電子設計通過開發(fā)語言和開發(fā)工具就可實現，體 現了硬件電路軟設計的思想，硬件設計像軟件設計一樣靈活、方便快捷，產品的 開發(fā)周期也得到了極大的縮短，改變了傳統的數字系統設計方法、設計過程和設計觀念，也改變了頻率計的傳統設計方法和設計觀念。 大規(guī)?？删幊踢壿嬈骷目焖侔l(fā)展，使得 SOPC(system Oil programmable chip，片上可編程系統 )成為可能。界面友好、易學易用的 SOPC 集成開發(fā)工具和高效、靈活的片上系統構建方案，既獲得了強大的邏輯控制能力又具備了優(yōu)良的數據處理能力，實現了真正意義上的片上可編程系統。 SOPC 具有信號處理快 、設計周期短、成本低、易集成等特點，被稱為“半導體產業(yè)的未來 ，這也將成為未來儀器儀表測量系統設計的發(fā)展方向。 1． 2 頻率計發(fā)展現狀 早在 1952 年美國就生產出了第一臺數碼管顯示的 10MHz 計數器。目前國內基于 VHDL 的頻率計設計 2 外在頻率測量方面的理論和系統方法都比較成熟，而且電子計數器可以實現頻率、頻率比、周期、時間間隔、脈寬等多種參數的測量，早就突破了早期的只能用來測量頻率或進行計數的概念。 目前，頻率計正向著多功能化、程控化、智能化和模塊化的方向發(fā)展，測量技術和工具越來越先進，測頻儀器的精度也越來越高，而且微波技術的發(fā)展需要測量越來越高的頻率。例如，泰克推出的最新頻率計／分析儀不僅能夠精確測量出頻率、周期、時間、脈沖或相位、占空比、 Vmax、 Vmin、 Vpp 等 13 種以上不同的參數，還提供數據統計、柱狀圖以及趨勢圖等被測信號進行全面分析的分析模式，而且還能進行時域的 Allan 方差測試；泰克的 FCA3000 和 FCA3100 系列提供了最高達 20GHz 的寬頻率范圍，而且實現了每秒 12 位數字頻率分辨率和單次 50 ps(FCA3100)或 100 ps(FCA3000)的時間分辨率。程控計數器是電信號的臺式測量儀表和系統“器件 ，而智能計 數器不僅是以上二者，配備不同的傳感器后可以成為其他的非電量測量儀表。如配備激光測距傳感器可以得到被測距離，配備轉速傳感器又可以得到平均轉速或瞬時轉速等。在這些情況下，它就變成了測距儀和轉速分析儀，一機多用增加了儀器的靈活度，提高了儀器的利用率、降低了成本、可以減少實驗室儀器的品種數型。 目前，頻率測量的方法有比較測頻法、響應測頻法、直接測頻法、內插法、游標法、多周期同步法、全同步數字測頻法等等。比較測頻法和響應測頻法測量范圍有限而且精度低。直接測頻法方法簡單，但精度不高；內插法和游標法精度有所提高，但由于采 用的是模擬方法，電路設計復雜；精度較高的多周期同步測量法還可以和其他方法如內插法、游標法等結合使用，這樣可以在一定的程度上提高測量精度，但沒能消除基準頻率信號的177。 1 個字的計數誤差，而且仍然存在著時標不穩(wěn)引入的誤差和一定的觸發(fā)誤差。全同步數字測頻法徹底消除了被測信號和基準頻率信號的177。 1 個字的計數誤差，精度較高，而且電路實現也不復雜。 通過對上述幾種主要測頻方法的簡單介紹可以了解到，每一種測頻方法各有自己的優(yōu)缺點和使用的場合，在不同的應用條件下具有一定的優(yōu)勢。本設計的頻率計決定采用在多周期同步測量法的基礎上發(fā)展 起來的全同步數字測頻法進行設計。 九江學院學士學位論文 3 第 2 章 數字頻率計的要求 在電子技術中，頻率是最基本的參數之一，并且與許多電參量的測量方案、測量結果都有十分密切的關系，因此頻率的測量就顯得更加重要。 主要技術指標 ： 1Hz~50MHz。 。 50mV～ 5V。 課題的研究內容 （ 1）比較分 析常用頻率計的原理和差別，選擇適合本設計的設計方法。 （ 2）根據選定的設計方法，依自頂而下的設計方法對頻率計進行總體方案的設計和模塊的劃分。 （ 3）用 VHDL 語言對各個模塊和頂層電路進行設計。 （ 4）在 QuartusII 環(huán)境下對設計進行測試和仿真。 （ 5）對頻率計的附件電路進行設計，完成總體的頻率計設計，使其成為一個完整系統。 （ 6）基于 VHDL 的頻率計的方案研究。 基于 VHDL 的頻率計設計 4 第 3 章 數字頻率計的方案設計 6 位數字頻率計電路的設計 , 應用 MAX+PLUSⅡ軟件平臺 , 來說明 VHDL 語言在 EDA 仿真中的應用。該設計實例的基本功能描述為 : 基本原理 ． 1 頻率計測量頻率的設計原理 頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。 測頻法就是在確定的閘門時間 Tw內，記錄被測信號的變化周期數（或脈沖個數） Nx，則被是信號的頻率為 fx=Nx/Tw 。 通常情況下計算每秒內待測信號的脈沖個數，即閘門時間為 1 s。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影 響。一般取 1 s作為閘門時間。 原理圖： 原理圖 頻率計測量頻率的原理圖 本設計采用 FPGA 來實現全同步數字頻率計。其系統原理框圖如圖 所示。由圖知，設計的絕大部分由 FPGA 完成。 九江學院學士學位論文 5 設計流程圖 使用 MAX+PLUSⅡ進行可編程邏輯器件開發(fā)主要包括 4 個階段：設計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖 2. 1 所示： 圖 設計流程圖 設計要求 設計 輸入 編譯處理 驗證 器件編程 器件測試 系統產品 設計修改 基于 VHDL 的頻率計設計 6 第 4 章 數字頻率計各模塊功能介紹 在原理圖中共有 5 個模塊 : 頻率控制模塊、 十進制計數器模塊、鎖存模塊、譯碼模塊、系統模塊 ,我們將利用 VHDL 語言分別對這 5 個模塊進行源程序設計。 頻率控制模塊的 VHDL 語言源程序 頻率控制信號的輸入信號是 1HZ，將時鐘信號 clk 兩分頻后分別取反賦給鎖存使能 lock 和計數使能端 ena，這樣計數完成后就能實現數據的鎖存。當計數使能和時鐘信號同時出現低電平的時候，計數復位信號 clr 有效，將計數器清零，從新開始計數。 頻率控制模塊的程序如下： library ieee。 use 。 use 。 entity ctl is 計數允許、鎖存數據和清零三個控制信號 port( clk : in std_logic。 ena : out std_logic。 clr : out std_logic。 lock : out std_logic )。 end ctl。 architecture behav of ctl is signal div2clk : std_logic。 begin process(clk) begin if clk39。event and clk=39。139。 then div2clk=not div2clk。 end if。 end process。 process(clk,div2clk) begin if clk=39。039。 and div2clk=39。039。 then clr=39。139。 else clr=39。039。 end if。 end process。 lock=not div2clk。 ena=div2clk。 九江學院學士學位論文 7 end。 頻率控制模塊 CNT12 頻率控制模塊如圖 十進制加法計數器 CNT10 的 VHDL 語言源程序 六位十進制計數器模塊包含六個級聯十進制計數器，用來對施加到時鐘脈沖輸入端的待測信號產生的脈沖進行計數，十進制計數器具有集束使能、清零控制和進位擴展輸出的功能。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產生來對六個級聯十進制計數器周期性的計數進行控制。 十進制計數器的程序 如下： Library ieee。 Use 。 Use 。 Entity t10 is Port (clk,clr,CS: in std_logic。 : out std_logic_vector(3 downto 0)。 cout: out std_logic)。 end t10。 architecture behav of t10 is begin 圖 十二進制 CNT12 基于 VHDL 的頻率計設計 8 process(clk,clr,CS) variable cqi: std_logic_vector(3 downto 0)。 begin if clr=39。139。 then cqi:=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if CS=39。139。 then if cqi9 then cqi:=cqi+1。 else cqi:=(others=39。039。)。 end if。 end if。 end if。 if cqi=9 then cout=39。139。 else cout=39。039。 end if。 =cqi。 end process。 end behav。 在源程序中 COUT 是計數器進位輸出； [3..0]是計數器的狀態(tài)輸出； CLK是始終輸入端； CLR 是復位控制輸入端，當 CLR=1 時， [3..0]=0； CS 是使能控制輸入端，當 CS=1 時，計數器計數，當 CS=0 時，計數器保持狀態(tài)不變。十進制模塊如圖 圖 十進制模塊 九江學院學士學位論文 9 十進制計數器的頂層設計 新建一個原理圖編輯窗，從當前的工程目錄中凋出 4 個十進制計數器元件，并按圖 所示的 4 位十進制計數器的頂層原理圖完成電路連接。 完成 4 位十進制計數器的原理圖編輯以后，即可進行仿真測試和波形分析，當 CLR=0、 CS=1 是其計數值在 0 到 9999 之間循環(huán)變化， COUT 為計數進位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。 系統模塊的 VHDL 語言源程序 系統模塊的設計 系統模塊實現對各模塊功能的整合，實現整個系統的功能。 f_in 為測試信號， mclk 為輸入時鐘， carry_out 為溢出信號， test_clk_out 為內部分頻輸出的 10000HZ 信號，方便自測該程序， wei 為六個數碼管的位選， dula 為數碼管的段選。在這個模塊的設計中，用到了以上介紹的各個模塊，它實現的對是整個系統的控制。 系統模塊的程序 如下： library i