【正文】 26 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 1 1 引言 課題分析 在現(xiàn)代電子系統(tǒng)中 ,數(shù)字系統(tǒng)所占的比例越來(lái)越大。系統(tǒng)發(fā)展的趨勢(shì)是數(shù)字化和集成化 ,CPLD 作為可編程 ASIC(專用集成電路 )器件 ,它將在數(shù)字邏輯系統(tǒng)中發(fā)揮越來(lái)越重要的作用。而數(shù)字頻率計(jì)是計(jì)算機(jī)、 通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用 , 實(shí)際的硬件設(shè)計(jì)用到的器件較多 , 連線比 較復(fù)雜 , 而且會(huì)產(chǎn)生較大的延時(shí) , 造成測(cè)量誤差、可靠性差。隨著可編程邏輯器件 (CPLD) 的廣泛應(yīng)用 , 以 EDA 工具為開發(fā)平臺(tái) , 利用 VHDL(Very HighSpeed Integrated CircuitHardware Description Language, 超高速集成電路硬件描述語(yǔ)言 ) 工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言 , 采用自頂向下 ( Top to Down) 和基于庫(kù) ( Library based) 的設(shè)計(jì) , 設(shè)計(jì)者不但可以不必了解硬件結(jié)構(gòu)設(shè)計(jì) , 而且將使系統(tǒng)大大簡(jiǎn)化 , 提高整體的性能和可靠性。 本課題正是利用 EDA 技術(shù)，基于單片機(jī)和 CPLD 設(shè)計(jì)實(shí)現(xiàn)頻率計(jì)，這使設(shè)計(jì)過(guò)程大大簡(jiǎn)化，縮短了開發(fā)周期，減小了電路系統(tǒng)的體積，同時(shí)也有利于保證頻率計(jì)較高的精度和較好的可靠性 ,本設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單 ,成本低廉，開發(fā)周期短的特點(diǎn)。 等精度頻率計(jì)在國(guó)內(nèi)外發(fā)展概況 目前發(fā)達(dá)國(guó)家在電子產(chǎn)品開發(fā)中 EDA工具的利用率已達(dá) 50％，而大部分的 ASIC 和 CPLD已采用 HDL (Hardware Description Language——硬件描述語(yǔ)言 )設(shè)計(jì)。傳統(tǒng)的頻率計(jì)通過(guò)普通的硬件電路組合來(lái)實(shí)現(xiàn)，其開發(fā)過(guò)程、調(diào)試過(guò)程繁鎖，并且由于其體積大以及電子器件之間的互相干擾，影響了頻率計(jì)的精度，在實(shí)際應(yīng)用中局限性很大，已不適應(yīng)電子設(shè)計(jì)的發(fā)展要求。 CPLD(Complex programmable LogicDevice,復(fù)雜可編程邏輯器件 )是可編程邏輯器件 , 它是在 PAL 等邏輯器件基礎(chǔ)上發(fā)展起來(lái)的。同以往的 P A L 相比 , C P L D 的規(guī)模比較大 ,適合于時(shí)序、組合等邏輯電路的應(yīng)用。它具有設(shè)計(jì)開發(fā)周 期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及實(shí)時(shí)在檢驗(yàn)等優(yōu)點(diǎn) ,因此 ,可廣泛應(yīng)用于產(chǎn)品的原理設(shè)計(jì)和產(chǎn)品生產(chǎn)之中。 隨著 EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步， CPLD 的時(shí)鐘延遲可達(dá)到 ns 級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方而有非常廣闊的應(yīng)用前景：并且 CPLD 具有高集成度 ,高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中 !實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積 ,具有可編程型和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。 CPLD 的邏輯功能模塊包括 32 位計(jì)數(shù)器，長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 2 數(shù)據(jù)選擇器和 D 觸發(fā)器等邏輯塊，各邏輯模塊 用硬件描述語(yǔ)言 VHDL 來(lái)描述其功能。然后通過(guò) EDA 開發(fā)平臺(tái)對(duì)設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、綜合及優(yōu)化、邏輯布局布線、邏輯仿真。最后對(duì) CPLD 芯片進(jìn)行編程 ,以實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。 所謂頻率，就是周期性信號(hào)在單位時(shí) 間 (1s)內(nèi)變化的次數(shù)。若在一定時(shí)間間隔 T 內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)為 N，則其頻率可表示為 TNf /? 。 直接測(cè)頻法：即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)。此方法在低頻段的相對(duì)測(cè)量誤差較大。 間接測(cè)量法：例如周期測(cè)頻法 (先測(cè)出信號(hào)的周期， 再將其轉(zhuǎn)換成頻率 )。這種方法僅適用于低頻信號(hào)的測(cè)量。 等精度測(cè)頻法：測(cè)量一定閘門時(shí)間內(nèi)標(biāo)準(zhǔn)信號(hào)與被測(cè)信號(hào)的脈沖個(gè)數(shù)，分別記為 Nb、Nx，則被測(cè)信號(hào)頻率為： xx NNbFbF ?? )/( 。 Max+Plus II 簡(jiǎn)介及 VHDL 語(yǔ)言簡(jiǎn)介 Max+plusII 是 Altera 公司推出的的第三代 PLD 開發(fā)系統(tǒng) (Altera 第四代 PLD 開發(fā)系統(tǒng)被稱為： QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模 CPLD/FPGA).使用 Max+plusII 的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以 用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語(yǔ)言）建立設(shè)計(jì)， Max+plusII 把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非?？臁?duì)于一般幾千門的電路設(shè)計(jì)，使用 Max+plusII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面， MaxplusII被公認(rèn)為是最易使用，人機(jī)界面最友善的 PLD 開發(fā)軟件，特別適合初學(xué)者使用。 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速 集成電路硬件描述語(yǔ)言）誕生于 1982 年，是由美國(guó)國(guó)防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫(kù)（ LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分 和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化 工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實(shí)現(xiàn)長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 3 可編程的專用集成電路（ ASIC）的設(shè)計(jì) ]17[ 。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路 模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 1. 與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和 設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 2. VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 3. VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 4. 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 5. VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì) 實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立 的設(shè)計(jì)。 本設(shè)計(jì)的指導(dǎo)思想 本設(shè)計(jì)采用等精度測(cè)頻原理 ,采用自上向下的設(shè)計(jì)方法，用 AT89C51 單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測(cè)試信號(hào)控制、數(shù)據(jù)運(yùn)算處理、控制數(shù)碼管的顯示輸出。一塊復(fù)雜可編程邏輯器件 CPLD(Complex Programmable Logic Device)芯片 EPM7128SLC8415 完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。在 MAX+PLUSⅡ 平臺(tái)上，用 VHDL 語(yǔ)言編程完成了 CPLD 的軟件設(shè)計(jì)、編譯、調(diào)試、仿真和下載。在 AT89C51 單片機(jī)控制下，當(dāng)打 開閘門信號(hào)時(shí)，被測(cè)長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 4 信號(hào)經(jīng)過(guò)放大、整形后與系統(tǒng)提供的 50MHZ基準(zhǔn)時(shí)鐘信號(hào)同時(shí)送入 CPLD 的兩個(gè)輸入端計(jì)數(shù)，當(dāng)閘門信號(hào)關(guān)閉時(shí)， CPLD 內(nèi)的兩套 32 位計(jì)數(shù)器同時(shí)停止計(jì)數(shù)，單片機(jī)將計(jì)數(shù)器的計(jì)數(shù)值分為四次讀入其內(nèi)存進(jìn)行運(yùn)算處理，并將結(jié)果輸出顯示。用戶可以根據(jù)需要選擇想要的時(shí)鐘頻率 ]8[ 。 課題要求 等精度頻率計(jì)最重要的功能是根據(jù)基準(zhǔn)時(shí)鐘信號(hào)實(shí)現(xiàn)對(duì)被測(cè)信號(hào)的頻率進(jìn)行檢測(cè)，不但具有較高的測(cè)頻精度，不隨所測(cè)信號(hào)的變化而變化，而且在整個(gè)測(cè)頻區(qū)域能保持恒定的測(cè)頻精度 。具體要求 如下： （ 1）本設(shè)計(jì)對(duì)頻率的測(cè)量實(shí)現(xiàn)等精度測(cè)量 ,測(cè)頻范圍： 到 100MHZ 之間，測(cè)頻精度：測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。 （ 2）周期測(cè)量精度和頻率測(cè)量精度相同。 （ 3）脈寬測(cè)試功能：測(cè)試范圍 ～ 1s，測(cè)試精度 。 （ 4）占空比測(cè)試功能：測(cè)試精度 1％～ 99％。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 5 2 等精度頻率計(jì)的方案選擇及原理分析 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的變化而變化。傳統(tǒng)的直接測(cè)頻法其測(cè)量精度將隨被測(cè)信號(hào)頻率的降低而降低。測(cè)周法的測(cè)量精度將隨被測(cè)信號(hào)頻率的升高而降低，在 實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)頻率區(qū)域能保持恒定的測(cè)試精度。 等精度頻率計(jì) 測(cè)頻原理 一般情況下，頻率測(cè)量可按照以下三種方法來(lái)進(jìn)行： 方法一：完全按定義式 TNF /? 進(jìn)行測(cè)量。被測(cè)信號(hào) Ｆ x經(jīng)放大整形以形成時(shí)標(biāo) Bx，晶振經(jīng)分頻形成時(shí)基 TR。然后用時(shí)基 TR開閘門，累計(jì)時(shí)標(biāo) Bx的個(gè)數(shù)，則由公式可得： FX=1/BX=N/TR。此方案為傳統(tǒng)的測(cè)頻方案，其測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低。 方法二：對(duì)被 測(cè) 信號(hào)的周期進(jìn)行測(cè)量，并利 用 TF /1? （頻率＝１／周期） 得出頻率。測(cè)周期時(shí)，晶振 Ｆ R經(jīng)分頻形成時(shí)標(biāo) Bx，被測(cè)信號(hào)經(jīng)放大整形形成時(shí)基 TR 控制閘門。然后測(cè)量閘門輸出的計(jì)數(shù)脈沖 TRBxN /? ，則 NBxTx ? 。但該方法在被測(cè)信號(hào)的周期較短時(shí)，其精度將大大下降。 方法三：等精度測(cè)頻，即按定義式 TNF /? 進(jìn) 行測(cè)量，圖 l是等精度測(cè)頻法的原理框圖。圖中，被測(cè)信號(hào) Ｆ x經(jīng)放大 整形后可形成時(shí)標(biāo) Bx，而將時(shí)標(biāo) Bx經(jīng)編程處理后可形成時(shí)基 TR。用時(shí)基 TR開閘門并累計(jì)時(shí)標(biāo) Bx的個(gè)數(shù)，則由公式可得 TNBF xx //1 ?? 。此方案的閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化，但測(cè)量精度將不會(huì)隨著被測(cè)信號(hào)頻率的下降而降低。 圖 21 等精度 測(cè)頻方案方框圖 綜上所述，選用第三種等精度測(cè)頻方案最好。用 AT89C51 單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測(cè)試信號(hào)控制、數(shù)據(jù)運(yùn)算處理、控制數(shù)碼管的顯示輸出。一塊復(fù)雜可編程邏放大整形 閘 門 計(jì)數(shù)顯示 微處理器閘門時(shí)間計(jì)算 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 6 輯器件 CPLD(Complex Programmable Logic Device)芯片 EPM7128SLC8415 完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。在 MAX+PLUSⅡ 平臺(tái)上，用 VHDL 語(yǔ)言編程完成了 CPLD 的軟件設(shè)計(jì)、編譯、調(diào)試、仿真和下載。在 AT89C51 單片機(jī)控制下，當(dāng)打開閘門信號(hào)時(shí)，被測(cè)信號(hào)經(jīng)過(guò)放大、整形后與系統(tǒng)提供的 50MHZ 基準(zhǔn)時(shí)鐘信號(hào)送入 CPLD 的輸入端計(jì)數(shù)，當(dāng)閘門信號(hào)關(guān)閉時(shí)，CPLD 內(nèi)的計(jì)數(shù)器同時(shí)停止計(jì)數(shù)，單片機(jī)將計(jì)數(shù)器的計(jì)數(shù)值讀入其內(nèi)存進(jìn)行運(yùn)算處理，并將結(jié)果輸出 顯示。 系統(tǒng)原理框圖 系統(tǒng)組 成原理框圖如圖 22 所示 。 由一片 CPLD 完成各種測(cè)試功能，對(duì)標(biāo)準(zhǔn)頻率和被測(cè)信號(hào)頻率進(jìn)行計(jì)數(shù)。單片機(jī)對(duì)整個(gè)測(cè)試系統(tǒng)進(jìn)行控制，包括對(duì)鍵盤信號(hào)的讀入與處理 ， 對(duì) CPLD測(cè)量過(guò)程的控制，測(cè)量結(jié)果數(shù)據(jù)處理 ； 最后將測(cè)量結(jié)果送 LED 顯示輸出。被測(cè)信號(hào)整形電路主要對(duì)被測(cè)信號(hào)進(jìn)行限幅 、 放大，在整形后送入 CPLD，用 50MHz 的有源晶振作為 CPLD 的測(cè)試標(biāo)準(zhǔn)頻率。電源部分采用直流 5V電壓供整個(gè)系統(tǒng)使用 ， 單片機(jī)由外接 12MHz 標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。 圖 22 系統(tǒng)原理框圖 周期測(cè)量 （ 1）直接周 期測(cè)量法：用被測(cè)信號(hào) 經(jīng)放大整形后形成的方波信號(hào)直接控制計(jì)數(shù)門控電路，使主門開放時(shí)間等于信號(hào)周期 TX，時(shí)標(biāo)為 TS的脈沖在主門開放時(shí)間進(jìn)入計(jì)數(shù)器。設(shè) T 為被測(cè)長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 7 周期， TS為時(shí)標(biāo)，在 TX期間計(jì)數(shù)值為 N，可以根據(jù)以下公式來(lái)算得被測(cè)信號(hào)周期： sx NTT ? 。經(jīng) 誤差分析表明，被測(cè)信號(hào)頻率越高，測(cè)量誤差越大。 （ 2）等精度周期測(cè)量方法：本方法在測(cè)量電路和測(cè)量精度 上與等精度頻率測(cè)量完全相同，只是計(jì)算公式不同，用周期 T 代換等精度頻率測(cè)量公式中的頻率倒數(shù)即可。計(jì)算公式為xsxx NNTT /)*(? 。 式 中 TX為被測(cè)信號(hào)周期的測(cè)量值， NS， NX分別與（ 1）中的 NS， NX含義相同。從降低電路的復(fù)雜度及提高精度上考慮，顯然方法（ 2）遠(yuǎn)好于方法（ 1），方法（ 2）的測(cè)量電路完全可以使用等精度頻率測(cè)量電路。 脈沖寬度測(cè)量 在進(jìn)行脈沖寬度的測(cè)量時(shí)，首先經(jīng)信號(hào)處理電路進(jìn)行處理，