【正文】 的測(cè)量精 度。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。本數(shù)字頻率計(jì)的設(shè)計(jì)是根據(jù)頻率計(jì)的測(cè)頻原理，可以選擇合適的時(shí)基信號(hào)對(duì)輸入被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測(cè)頻的目的。 1． 1 課題的研究背景 隨著電子電路技術(shù)的發(fā)展，頻率計(jì)從早期的采用分立元件設(shè)計(jì)發(fā)展到后來(lái)的采用單元電路和單片機(jī)進(jìn)行設(shè)計(jì)。早期采用分立元件設(shè)計(jì)的頻率計(jì)成品體積大、穩(wěn)定性差、功耗高而且設(shè)計(jì)費(fèi)時(shí)、設(shè)計(jì)周期長(zhǎng)，不能很快的將最初的概念設(shè)想轉(zhuǎn)為系統(tǒng)實(shí)現(xiàn)。在數(shù)字電子技術(shù)和集成電路迅速發(fā)展的影響下，數(shù)字頻率計(jì)不但穩(wěn)定性得到了提高而且體積也減小了，得到了廣泛的應(yīng) 用。但數(shù)字頻率計(jì)仍然存在很多缺點(diǎn)如電路復(fù)雜、設(shè)計(jì)周期較長(zhǎng)、測(cè)量范圍有限、靈活性差等等。此外，現(xiàn)代電子產(chǎn)品更新?lián)Q代非常的快，在很短的時(shí)間內(nèi)可能就需對(duì)電路做出相應(yīng)的改進(jìn)以滿足新的功能要求。這對(duì)傳統(tǒng)的通用集成電路來(lái)說(shuō)則需要重新設(shè)計(jì)、重新布線，而可編程邏輯器件的出現(xiàn)克服了這個(gè)缺點(diǎn)?？删幊踢壿嬈骷ㄟ^(guò)編程把通用集成電路集成在一塊尺寸很小的硅片上，電路的體積成倍縮小，走線短，減少了干擾，系統(tǒng)的可靠性也得到了提高，而且該類器件重構(gòu)硬件的結(jié)構(gòu)和工作方式可以通過(guò)軟件編程的方式實(shí)現(xiàn)，使電子設(shè)計(jì)通過(guò)開發(fā)語(yǔ)言和開發(fā)工具就可實(shí)現(xiàn)，體 現(xiàn)了硬件電路軟設(shè)計(jì)的思想，硬件設(shè)計(jì)像軟件設(shè)計(jì)一樣靈活、方便快捷，產(chǎn)品的 開發(fā)周期也得到了極大的縮短，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，也改變了頻率計(jì)的傳統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)觀念。 大規(guī)?？删幊踢壿嬈骷目焖侔l(fā)展，使得 SOPC(system Oil programmable chip，片上可編程系統(tǒng) )成為可能。界面友好、易學(xué)易用的 SOPC 集成開發(fā)工具和高效、靈活的片上系統(tǒng)構(gòu)建方案，既獲得了強(qiáng)大的邏輯控制能力又具備了優(yōu)良的數(shù)據(jù)處理能力，實(shí)現(xiàn)了真正意義上的片上可編程系統(tǒng)。 SOPC 具有信號(hào)處理快 、設(shè)計(jì)周期短、成本低、易集成等特點(diǎn)，被稱為“半導(dǎo)體產(chǎn)業(yè)的未來(lái) ，這也將成為未來(lái)儀器儀表測(cè)量系統(tǒng)設(shè)計(jì)的發(fā)展方向。 1． 2 頻率計(jì)發(fā)展現(xiàn)狀 早在 1952 年美國(guó)就生產(chǎn)出了第一臺(tái)數(shù)碼管顯示的 10MHz 計(jì)數(shù)器。目前國(guó)內(nèi)基于 VHDL 的頻率計(jì)設(shè)計(jì) 2 外在頻率測(cè)量方面的理論和系統(tǒng)方法都比較成熟，而且電子計(jì)數(shù)器可以實(shí)現(xiàn)頻率、頻率比、周期、時(shí)間間隔、脈寬等多種參數(shù)的測(cè)量，早就突破了早期的只能用來(lái)測(cè)量頻率或進(jìn)行計(jì)數(shù)的概念。 目前，頻率計(jì)正向著多功能化、程控化、智能化和模塊化的方向發(fā)展，測(cè)量技術(shù)和工具越來(lái)越先進(jìn)，測(cè)頻儀器的精度也越來(lái)越高，而且微波技術(shù)的發(fā)展需要測(cè)量越來(lái)越高的頻率。例如，泰克推出的最新頻率計(jì)／分析儀不僅能夠精確測(cè)量出頻率、周期、時(shí)間、脈沖或相位、占空比、 Vmax、 Vmin、 Vpp 等 13 種以上不同的參數(shù)，還提供數(shù)據(jù)統(tǒng)計(jì)、柱狀圖以及趨勢(shì)圖等被測(cè)信號(hào)進(jìn)行全面分析的分析模式，而且還能進(jìn)行時(shí)域的 Allan 方差測(cè)試；泰克的 FCA3000 和 FCA3100 系列提供了最高達(dá) 20GHz 的寬頻率范圍，而且實(shí)現(xiàn)了每秒 12 位數(shù)字頻率分辨率和單次 50 ps(FCA3100)或 100 ps(FCA3000)的時(shí)間分辨率。程控計(jì)數(shù)器是電信號(hào)的臺(tái)式測(cè)量?jī)x表和系統(tǒng)“器件 ，而智能計(jì) 數(shù)器不僅是以上二者，配備不同的傳感器后可以成為其他的非電量測(cè)量?jī)x表。如配備激光測(cè)距傳感器可以得到被測(cè)距離，配備轉(zhuǎn)速傳感器又可以得到平均轉(zhuǎn)速或瞬時(shí)轉(zhuǎn)速等。在這些情況下，它就變成了測(cè)距儀和轉(zhuǎn)速分析儀，一機(jī)多用增加了儀器的靈活度，提高了儀器的利用率、降低了成本、可以減少實(shí)驗(yàn)室儀器的品種數(shù)型。 目前，頻率測(cè)量的方法有比較測(cè)頻法、響應(yīng)測(cè)頻法、直接測(cè)頻法、內(nèi)插法、游標(biāo)法、多周期同步法、全同步數(shù)字測(cè)頻法等等。比較測(cè)頻法和響應(yīng)測(cè)頻法測(cè)量范圍有限而且精度低。直接測(cè)頻法方法簡(jiǎn)單，但精度不高；內(nèi)插法和游標(biāo)法精度有所提高，但由于采 用的是模擬方法，電路設(shè)計(jì)復(fù)雜；精度較高的多周期同步測(cè)量法還可以和其他方法如內(nèi)插法、游標(biāo)法等結(jié)合使用，這樣可以在一定的程度上提高測(cè)量精度，但沒(méi)能消除基準(zhǔn)頻率信號(hào)的177。 1 個(gè)字的計(jì)數(shù)誤差，而且仍然存在著時(shí)標(biāo)不穩(wěn)引入的誤差和一定的觸發(fā)誤差。全同步數(shù)字測(cè)頻法徹底消除了被測(cè)信號(hào)和基準(zhǔn)頻率信號(hào)的177。 1 個(gè)字的計(jì)數(shù)誤差，精度較高，而且電路實(shí)現(xiàn)也不復(fù)雜。 通過(guò)對(duì)上述幾種主要測(cè)頻方法的簡(jiǎn)單介紹可以了解到，每一種測(cè)頻方法各有自己的優(yōu)缺點(diǎn)和使用的場(chǎng)合，在不同的應(yīng)用條件下具有一定的優(yōu)勢(shì)。本設(shè)計(jì)的頻率計(jì)決定采用在多周期同步測(cè)量法的基礎(chǔ)上發(fā)展 起來(lái)的全同步數(shù)字測(cè)頻法進(jìn)行設(shè)計(jì)。 九江學(xué)院學(xué)士學(xué)位論文 3 第 2 章 數(shù)字頻率計(jì)的要求 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更加重要。 主要技術(shù)指標(biāo) ： 1Hz~50MHz。 。 50mV～ 5V。 課題的研究?jī)?nèi)容 （ 1）比較分 析常用頻率計(jì)的原理和差別，選擇適合本設(shè)計(jì)的設(shè)計(jì)方法。 （ 2）根據(jù)選定的設(shè)計(jì)方法，依自頂而下的設(shè)計(jì)方法對(duì)頻率計(jì)進(jìn)行總體方案的設(shè)計(jì)和模塊的劃分。 （ 3）用 VHDL 語(yǔ)言對(duì)各個(gè)模塊和頂層電路進(jìn)行設(shè)計(jì)。 （ 4）在 QuartusII 環(huán)境下對(duì)設(shè)計(jì)進(jìn)行測(cè)試和仿真。 （ 5）對(duì)頻率計(jì)的附件電路進(jìn)行設(shè)計(jì)，完成總體的頻率計(jì)設(shè)計(jì)，使其成為一個(gè)完整系統(tǒng)。 （ 6）基于 VHDL 的頻率計(jì)的方案研究。 基于 VHDL 的頻率計(jì)設(shè)計(jì) 4 第 3 章 數(shù)字頻率計(jì)的方案設(shè)計(jì) 6 位數(shù)字頻率計(jì)電路的設(shè)計(jì) , 應(yīng)用 MAX+PLUSⅡ軟件平臺(tái) , 來(lái)說(shuō)明 VHDL 語(yǔ)言在 EDA仿真中的應(yīng)用。該設(shè)計(jì)實(shí)例的基本功能描述為 : 基本原理 ． 1 頻率計(jì)測(cè)量頻率的設(shè)計(jì)原理 頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。 測(cè)頻法就是在確定的閘門時(shí)間 Tw內(nèi)，記錄被測(cè)信號(hào)的變化周期數(shù)（或脈沖個(gè)數(shù)） Nx，則被是信號(hào)的頻率為 fx=Nx/Tw 。 通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，即閘門時(shí)間為 1 s。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)，則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影 響。一般取 1 s作為閘門時(shí)間。 原理圖： 原理圖 頻率計(jì)測(cè)量頻率的原理圖 本設(shè)計(jì)采用 FPGA 來(lái)實(shí)現(xiàn)全同步數(shù)字頻率計(jì)。其系統(tǒng)原理框圖如圖 所示。由圖知，設(shè)計(jì)的絕大部分由 FPGA 完成。 九江學(xué)院學(xué)士學(xué)位論文 5 設(shè)計(jì)流程圖 使用 MAX+PLUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括 4 個(gè)階段：設(shè)計(jì)輸入、編譯處理、驗(yàn)證（包括功能仿真、時(shí)序仿真、和定時(shí)分析）和器件編程，流程如圖 2. 1所示： 圖 設(shè)計(jì)流程圖 設(shè)計(jì)要求 設(shè)計(jì)輸入 編譯處理 驗(yàn)證 器件編程 器件測(cè)試 系統(tǒng)產(chǎn)品 設(shè)計(jì)修改 基于 VHDL 的頻率計(jì)設(shè)計(jì) 6 第 4 章 數(shù)字頻率計(jì)各模塊功能介紹 在原理圖中共有 5個(gè)模塊 : 頻率控制模塊、 十進(jìn)制計(jì)數(shù)器模塊、鎖存模塊、譯碼模塊、系統(tǒng)模塊 ,我們將利用 VHDL語(yǔ)言分別對(duì)這 5個(gè)模塊進(jìn)行源程序設(shè)計(jì)。 頻率控制模塊的 VHDL 語(yǔ)言源程序 頻率控制信號(hào)的輸入信號(hào)是 1HZ，將時(shí)鐘信號(hào) clk 兩分頻后分別取反賦給鎖存使能 lock 和計(jì)數(shù)使能端 ena，這樣計(jì)數(shù)完成后就能實(shí)現(xiàn)數(shù)據(jù)的鎖存。當(dāng)計(jì)數(shù)使能和時(shí)鐘信號(hào)同時(shí)出現(xiàn)低電平的時(shí)候，計(jì)數(shù)復(fù)位信號(hào) clr有效，將計(jì)數(shù)器清零，從新開始計(jì)數(shù)。 頻率控制模塊的程序如下 ： library ieee。 use 。 use 。 entity ctl is 計(jì)數(shù)允許、鎖存數(shù)據(jù)和清零三個(gè)控制信號(hào) port( clk : in std_logic。 ena : out std_logic。 clr : out std_logic。 lock : out std_logic )。 end ctl。 architecture behav of ctl is signal div2clk : std_logic。 begin process(clk) begin if clk39。event and clk=39。139。 then div2clk=not div2clk。 end if。 end process。 process(clk,div2clk) begin if clk=39。039。 and div2clk=39。039。 then clr=39。139。 else clr=39。039。 end if。 end process。 lock=not div2clk。 ena=div2clk。 九江學(xué)院學(xué)士學(xué)位論文 7 end。 頻率控制模塊 CNT12 頻率控制模塊如圖 十進(jìn)制加法計(jì)數(shù)器 CNT10 的 VHDL 語(yǔ)言源程序 六位十進(jìn)制計(jì)數(shù)器模塊包含六個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器，用來(lái)對(duì)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò) 展輸出的功能。使能信號(hào)和清零信號(hào)由閘門控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來(lái)對(duì)六個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。 十進(jìn)制計(jì)數(shù)器的程序 如下： Library ieee。 Use 。 Use 。 Entity t10 is Port (clk,clr,CS: in std_logic。 : out std_logic_vector(3 downto 0)。 cout: out std_logic)。 end t10。 architecture behav of t10 is begin 圖 十二進(jìn)制 CNT12 基于 VHDL 的頻率計(jì)設(shè)計(jì) 8 process(clk,clr,CS) variable cqi: std_logic_vector(3 downto 0)。 begin if clr=39。139。 then cqi:=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if CS=39。139。 then if cqi9 then cqi:=cqi+1。 else cqi:=(others=39。039。)。 end if。 end if。 end if。 if cqi=9 then cout=39。139。 else cout=39。039。 end if。 =cqi。 end process。 end behav。 在源程序中 COUT 是計(jì)數(shù)器進(jìn)位輸出； [3..0]是計(jì)數(shù)器的狀態(tài)輸出； CLK是始終輸入端 ； CLR 是復(fù)位控制輸入端，當(dāng) CLR=1 時(shí)， [3..0]=0； CS 是使能控制輸入端，當(dāng) CS=1 時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng) CS=0 時(shí)，計(jì)數(shù)器保持狀態(tài)不變。十進(jìn)制模塊如圖 圖 十進(jìn)制模塊 九江學(xué)院學(xué)士學(xué)位論文 9 十進(jìn)制計(jì)數(shù)器的頂層設(shè)計(jì) 新建一個(gè)原理圖編輯窗，從當(dāng)前的工程目錄中凋出 4 個(gè)十進(jìn)制計(jì)數(shù)器元件，并按圖 所示的 4 位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成電路連接。 完成 4 位十 進(jìn)制計(jì)數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測(cè)試和波形分析，當(dāng) CLR=0、 CS=1 是其計(jì)數(shù)值在 0 到 9999 之間循環(huán)變化， COUT 為計(jì)數(shù)進(jìn)位輸出信號(hào)，作為后面的量程自動(dòng)切換模塊的輸入脈沖。 系統(tǒng)模塊的 VHDL 語(yǔ)言源程序 系統(tǒng)模塊的設(shè)計(jì) 系統(tǒng)模塊實(shí)現(xiàn)對(duì)各模塊功能的整合，實(shí)現(xiàn)整個(gè)系統(tǒng)的功能。 f_in 為測(cè)試信號(hào)， mclk 為輸入時(shí)鐘， carry_out 為溢出信號(hào)， test_clk_out 為內(nèi)部分頻輸出的 10000HZ信號(hào)，方便自測(cè)該程序， wei為六個(gè)數(shù)碼管的位選， dula 為數(shù)碼管的段選。在這個(gè)模塊的設(shè)計(jì)中，用到了以上介紹的各個(gè)模塊，它實(shí)現(xiàn)的對(duì)是整個(gè)系統(tǒng)的控制。 系統(tǒng)模塊的程序 如下： library ieee。