【正文】 基信號，（計(jì)數(shù)器和脈沖取樣器均由 VHDL 語言編程實(shí)現(xiàn)） （ 1） 10 位計(jì)數(shù)器的 VHDL 程序； library ieee。 signal i :integer range 1 downto 0。 process(clk) begin if(reset=39。 then if t=1001 then t=0000。 end process。 end onepluse。139。 end if。 with state select blevel=39。 Reset 是復(fù)位信號，在 reset=1 時(shí)，輸出清零， reset=1 時(shí)輸出為一定時(shí)間的脈沖。 end mux4。這樣即產(chǎn)生了所需要的閘門時(shí)間。兩個(gè) D觸發(fā)器的作用是為了保證輸出COUT 與 fx的同步和防止毛刺等誤輸出信號，讓控制器能及時(shí)發(fā)出控制信號。 end reg32。 end if。 ． 5 顯示電路設(shè)計(jì) 計(jì)數(shù)器中記錄的結(jié)果通過鎖存器鎖存后，由下載板上的七段數(shù)碼管顯示輸出。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 22 sel_std_f :out std_logic_vector(1 downto 0)。then state=start_f10k。 end if。139。139。 if this0=39。 when f10k_over= if ldt=39。 when start_f1k= state=f1k_t。139。139。 end if。 with state select tendot=39。039。139。它可以由上述所說的標(biāo)準(zhǔn)時(shí)鐘模塊產(chǎn)生閘門信號，閘門控制實(shí)際信號的輸入，計(jì)數(shù)器模塊記錄被測信號在閘門開啟時(shí)間內(nèi)的脈沖個(gè)數(shù)，鎖存器鎖存技術(shù)結(jié)果后穩(wěn)定顯示 1 秒，最后由控制器控制所有的信號及狀態(tài)。 architecture haves of syncir is 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 26 begin process(clk) begin if clk39。 （ 2）超量程檢驗(yàn)器（ COVER） 計(jì)數(shù)溢出顯示電路的作用是當(dāng)計(jì)數(shù)溢出時(shí)，在數(shù)碼的最高位顯示 F，以表示計(jì)數(shù)超量程。 architecture haves of cover is begin process(s,fxover) begin if s=10011001100110011001100110011001 then if fxover=39。其程序如下所示： library ieee。039。設(shè)計(jì)處理一般在數(shù)分 鐘內(nèi)內(nèi)完成。重新編譯好后，再進(jìn)行項(xiàng)目校驗(yàn)（時(shí)序仿真）正確之后，可進(jìn) 行器件編譯 /配置。（若第一次運(yùn)行正確，可從“ option” 菜單下選擇“ Hardware setup” 在出現(xiàn)的框中選擇” ByteBlaster” ，單擊 OK 即可。 在 等精度頻率計(jì) 的設(shè)計(jì)過程中，熟練掌握了運(yùn)用 VHDL 語言編模塊程序，用其文本文件生成器件符號，然后根據(jù)所學(xué)的專業(yè)知識將整個(gè)系統(tǒng)設(shè)計(jì)出來。 此 等精度頻率計(jì) 用 MAX+plusⅡ的開發(fā)平臺開發(fā)，用 ALTERA EPF10KLC84— 4 予以實(shí)現(xiàn)。充分達(dá)到了本次設(shè)計(jì)的目的。 學(xué)位論文作者（本人簽名）： 年 月 日 學(xué)位論文出版授權(quán)書 本 人及導(dǎo)師完全同意《中國博士學(xué)位論文全文數(shù)據(jù)庫出版章程》、《中國優(yōu)秀 碩士學(xué)位論文 全文數(shù)據(jù)庫出版章程》 (以下簡稱“章程”，見 )，愿意將本人的學(xué)位論文提交“中國學(xué)術(shù)期刊（光盤版）電子雜志社”在《中國博士學(xué)位論文全文數(shù)據(jù)庫》、《中國優(yōu)秀碩士學(xué)位論文全文數(shù)據(jù)庫》中全文發(fā)表和以電子、網(wǎng)絡(luò)形式公開出版，并同意編入 CNKI《中國知識資源總庫》，在《中國博碩士學(xué)位論文評價(jià)數(shù)據(jù)庫》中使用和在互聯(lián)網(wǎng)上傳播，同意按“章程”規(guī)定享受相關(guān)權(quán)益。 首先非常感謝學(xué)校開設(shè)這個(gè)課題，為本人日后從事計(jì)算機(jī)方面的工作提供了經(jīng)驗(yàn)，奠定了基礎(chǔ)。從他身上，我學(xué)到了許多能受益終生的東西。感謝老師四年來 對我孜孜不倦的教誨，對我成長的關(guān)心和愛護(hù)。在論文的撰寫過程中 老師們 給予我很大的幫助，幫助解決了不少的難點(diǎn)，使得論文能夠及時(shí)完成，這里一并表示真誠的感 謝。 最后，我要特別感謝 我的導(dǎo)師趙達(dá)睿 老師、 和研究生助教熊偉麗 老師。 最后，我要感謝我的父母對我的關(guān)系和理解，如果沒有他們在我的學(xué)習(xí)生涯中的無私奉獻(xiàn)和默默支持，我將無法順利完成今天的學(xué)業(yè)。這期間凝聚了很多人的心血，在此我表示由衷的感謝。 本聲明的法律后果由本人承 擔(dān)。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 34 參 考 文 獻(xiàn) [1] 黃正謹(jǐn)?shù)戎骶? 《 CPLD 系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用》電子工業(yè)出版社 [2] 陳雪松等主編 《 VHDL 入門與應(yīng)用》 人民郵電出版社 [3] 宋萬杰等主編 《 CPLD 技術(shù)及應(yīng)用》 西安電子科技大學(xué)出版社 [4] 邊計(jì)年等譯 《用 VHDL 設(shè)計(jì)電子線路》清華大學(xué)出版社 [5] 徐志軍等主編 《 CPLD/FPGA 的開發(fā)與應(yīng)用》 電子工業(yè)出版社 [6] 胡振華主編 《 VHDL 與 FPGA 設(shè)計(jì)》 中國鐵道出版社 [7] 趙曙光等主編 《可編程邏輯器件原理、開發(fā)與應(yīng)用》西安電子科技大學(xué)出 版社 [8] 北京理工大學(xué) ASIC 研究所 《 VHDL 語言 100 例詳解》清華大學(xué)出 版 [9] 盧毅等主編 《 VHDL 與數(shù)字電路設(shè)計(jì)》清華大學(xué)出版社 [10]曾繁泰等主編 《 VHDL 程序設(shè)計(jì)》 清華大學(xué)出版社 [11]侯伯亨等主編 《 VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)》西安電子科技大學(xué)出版社 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 35 學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈 交的學(xué)位論文，是本人在導(dǎo)師的指導(dǎo)下進(jìn)行的研究工作所取得的成果。充分達(dá)到了本次設(shè)計(jì)的目的。這就使設(shè)計(jì)有很高的靈活性。測量頻率較小的信號時(shí)，測量誤差較大。 FLEX 系列有一些類似 FPGA，其邏輯塊 LE 及內(nèi)部互連信息都是通過芯片內(nèi)部的存儲器單元陣列來完成的，這些存儲器單元陣列可由配置程序裝入，存儲器單元陣列采用 SRAM 方式，對這些器件的下稱為配置。具體步驟如下： （ 1） 管腳的鎖定： 在 MAX+PLUSⅡ中選擇 Floorplan Editor 進(jìn)行管腳鎖定，具體管腳如下： 上述管腳中 43分別為 FPGA 的時(shí)鐘輸入端 CP CP2。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 28 下面給出該頻率計(jì)基于 EPF10K10 的 VHDL 描述源程序： 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 29 第 五 章 軟件的測試 測試的環(huán)境 —— MAX+plusII Max+plusII(或?qū)懗?Maxplus2,或 MP2) 是 Altera 公司推出的的第三代 PLD 開發(fā)系統(tǒng) (Altera 第四代 PLD 開發(fā)系統(tǒng)被稱為： QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模 CPLD/FPGA).使用 MAX+PLUSII 的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。 end equo。 程序說明：此程序說明等精度頻率計(jì)超量程時(shí)的信號標(biāo)志。 entity cover is port(s :in std_logic_vector(31 downto 0)。 end if。 use 。 end s_have。when start_f100k|start_f10k|start_f1k, 39。when others。139。139。139。 end if。 when f10k_low= if ldt=39。 if ldt=39。 when f10k_t= if tover=39。139。 end if。then case state is when start_f100k= state=f100k_t。 architecture s_have of control is type state_type is(start_f100k,f100k_over,f100k_low,f100k_t, start_f10k,f10k_over,f10k_low,f10k_t, start_f1k,f1k_over,f1k_low,f1k_t)。 Reset Start_100k Start_10k Start_1k ldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ ldt=’1’ F100k_t F10k_t F1k_t Cntover=’1’ tover=’1’ tover=’1’ F100k_over F10k_over F1k_over Cnthis0=’1’ this0=’1’ this0=’1’ F100k_low F10k_low F1k_low 圖 控制器狀態(tài)轉(zhuǎn)換圖 控制器的 VHDL 程序： library ieee。在此上頻率計(jì)數(shù)器中 ld 由計(jì)數(shù)模塊提基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 21 供，即 clk1s 輸出端。 elsif ld39。 use 。它 的電路可由計(jì)數(shù)器基本模塊組成。 （ 3） 四路選擇器的波形仿真：如下圖： 圖 四路選擇器波形仿真圖 (4) 波形仿真說明：選擇器是由選擇信號 s 的狀態(tài)來選擇輸入信號，當(dāng) s為 0、 時(shí)， 其輸入信號分別是 a0、 a a a3。 use 。 when others。 end if。 end if。139。 （ 2）脈沖產(chǎn)生的 VHDL 程序： library ieee。 基于 FPGA 的等精度頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) 16 end if。event and clk=39。 when i=1 and en=39。 co :out std_logic。 等精度 頻率計(jì)的具體設(shè)