【正文】 1 一、 設(shè)計(jì)功能與要求 設(shè)計(jì)數(shù)字頻率計(jì)，滿足如下功能： （ 1）用 VHDL 語言完成數(shù)字頻率計(jì)的設(shè)計(jì)及仿真。 （ 2）頻率測(cè)量范圍： 1～10KHz，分成兩個(gè)頻段，即 1～999Hz， 1KHz～10KHz，用三位數(shù)碼管顯示測(cè)量頻率，且用 LED（發(fā)光二極管）來表示所顯示單位，我們這里定義亮綠燈表示以 Hz 為單位，亮紅燈表示以 KHz 為單位。 （ 3）具有自動(dòng)校驗(yàn)和測(cè)量?jī)煞N功能，即既能用于標(biāo)準(zhǔn)時(shí)鐘的校驗(yàn)，同時(shí)也可以用于未知信號(hào)頻率的測(cè)量。 （ 4）具有超量程報(bào)警功能，在超出目前所選量程檔的測(cè)量范圍時(shí)，會(huì)發(fā)出音響報(bào)警信號(hào)。 二、 設(shè) 計(jì)思路 通過計(jì)算已知單位時(shí)間內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)來計(jì)算被測(cè)信號(hào)的頻率，同時(shí)通過動(dòng)態(tài)掃描方式在三個(gè)數(shù)碼管上顯示出測(cè)得頻率值。如下圖 1 的系統(tǒng)框圖所示，計(jì)數(shù)器對(duì) CP 信號(hào)進(jìn)行計(jì)數(shù)，在 1 秒定時(shí)結(jié)束后，將計(jì)數(shù)器結(jié)果送鎖存器鎖存，并通過時(shí)鐘下降沿將不再變化的測(cè)量值送至數(shù)碼管顯示。在下一個(gè)計(jì)數(shù)時(shí)鐘信號(hào)上升沿到來時(shí)，再次重新計(jì)數(shù)。 二 分 頻測(cè) 量 校 驗(yàn)選 擇A N D計(jì) 數(shù) 器c pe n a b l e鎖 存 器l d送 存 選 擇 報(bào)警掃 描 顯 示C Pc l ks e l i nm e a s u r et e s tKa l e r t 圖 1 系統(tǒng)設(shè)計(jì)框架圖 2 系統(tǒng)各個(gè)模塊介紹如下 : （ 1）測(cè)量 /校驗(yàn)選擇模塊： 輸入信號(hào)：選擇信號(hào) selin， 被測(cè)信號(hào) measure，標(biāo)準(zhǔn)校驗(yàn) 信號(hào) test； 輸出信號(hào) ： CP； 當(dāng) selin=0 時(shí)，為測(cè)量狀態(tài)， CP=measure； 當(dāng) selin=1 時(shí)，為校驗(yàn)狀態(tài)， CP=test。校驗(yàn)與測(cè)量共用一個(gè)電路，只是被測(cè)信號(hào)CP 不同而已。 （ 2）測(cè)頻控制信號(hào)發(fā)生器（二分頻）： 輸入信號(hào)： 1Hz 時(shí)鐘信號(hào) clk； 輸出信號(hào)： 1 秒鐘高電平基準(zhǔn)信號(hào) clk1（周期為 2 秒）； （ 3）四級(jí)十進(jìn)制計(jì)數(shù)器模塊（帶進(jìn)位 C）： 輸入信號(hào)： clk CP，用于計(jì)數(shù)開始、清零、鎖存。 輸出信號(hào)： q4～ q1 設(shè)置超出量程檔測(cè)量范圍示警信號(hào) alert。若被測(cè)信號(hào)頻率小于 1KHz（ K=0），則計(jì)數(shù)器只進(jìn)行三級(jí)十進(jìn)制計(jì)數(shù)，最大顯示值為 ，如果被測(cè)信號(hào)頻率超過此范圍，示警信號(hào)揚(yáng)聲器報(bào)警；若被測(cè)信號(hào)為 1KHz~10KHz（ K=1），計(jì)數(shù)器進(jìn)行四位十進(jìn)制計(jì)數(shù)，取高三位顯示，最大顯示值為 ，如果被測(cè)信號(hào)頻率超過此范圍 , 示警信號(hào)揚(yáng)聲器報(bào)警。 （ 4）送存選擇、報(bào)警電路模塊。 表 1 送存選擇、報(bào)警電路狀態(tài)表 量程控制 計(jì)數(shù)器 鎖存 小數(shù)點(diǎn)位置 報(bào)警信號(hào) K q4（ 0） C d3 d2 d1 alert 0 0 1 1 0 1 X X 0 0 0 1 q3 q2 q1 q3 q2 q1 q4 q3 q2 q4 q3 q2 右第一位 右第一位 左第一位 左第一位 0 1 0 1 設(shè)置：量程檔控制開關(guān) K，單位顯示信號(hào) unit。當(dāng) K=0 時(shí)，為 1~999Hz 量程檔，數(shù)碼管顯示的數(shù)值為被測(cè)信號(hào)頻率值， unit 顯示綠色，即單位為 Hz；當(dāng) K=1時(shí)，為 1KHz~10KHz 量程檔，被測(cè)信號(hào)頻率值為數(shù)碼管顯示的數(shù)值乘 1000， unit顯示紅色，即單位為 KHz。 3 （ 5）鎖存器模塊。 輸入信號(hào)： d3～ d1， ld。 輸出信號(hào)： q1， q2， q3，小數(shù)點(diǎn)單位顯示 unit_display。 （ 6）掃描顯示模塊。 輸入信號(hào)： q1， q2， q3，掃描時(shí)鐘 scan_clk。 輸出信號(hào)：數(shù)碼管選擇信號(hào) sel， ledout。 三、仿真與分析： （ 1）測(cè)量與顯示：測(cè)量信號(hào) 200f Hz? 圖 2 modelsim 下 200f Hz? 仿真 由上圖 2 仿真結(jié)果可知，選擇 k=0，綠燈表示量程為 Hz。 200f Hz? 在范圍內(nèi)，數(shù)碼管最低位亮小數(shù)點(diǎn)，滿足設(shè)計(jì)要求。 4 圖 3 modelsim 下 4f kHz? 仿真 由上圖 3 仿真結(jié)果可知，選擇 k=1，綠燈表示量程為 KHz。 4f kHz? 在范圍內(nèi)，數(shù)碼管最高位亮小數(shù)點(diǎn)，滿足設(shè)計(jì)要求。 圖 4 modelsim 下 20f KHz? 報(bào)警仿真 由圖 4 仿真結(jié)果可知，選擇 k=1，綠燈表示量程為 KHz。 20f KHz? 超出測(cè)量范圍，報(bào)警信號(hào) alert 拉高，觸發(fā)報(bào)警信號(hào)，上述設(shè)計(jì)滿足要求。 圖 5 modelsim 下 4f KHz? 報(bào)警仿真 由上圖 5 仿真結(jié)果可知，選擇 k=0，綠燈表示量程為 Hz。 4f KHz? 超出測(cè)量范圍，報(bào)警信號(hào) alert 拉 高，觸發(fā)報(bào)警信號(hào)，上述設(shè)計(jì)滿足要求。 5 四、源代碼： 源代碼一共由九部分組成，以下我們將對(duì)這九部分進(jìn)行逐一介紹： （ 1） 頂層例化模塊： library ieee。 use 。 use 。 entity f_counter is port(clk,selin,test,measure,K:in std_logic。 alert,led_red,led_green:out std_logic。 ledout:out std_logic_vector(7 downto 0)。 端口定義 sel:out std_logic_vector(2 downto 0))。 end f_counter。 architecture f_counter of f_counter is ponent div_clk port(clk:in std_logic。 clk1:out std_logic)。 end ponent。 ponent tm_sel port(selin,test,measure:in std_logic。 CP:out std_logic)。 end ponent。 ponent count port(CP,clk1:in std_logic。 C:out std_logic。 Q1,Q2,Q3,Q4:out std_logic_vector(3 downto 0))。 end ponent。 ponent alarm port(clk1,C,K,CP:in std_logic。 Q1,Q2,Q3,Q4:in std_logic_vector(3 downto 0)。 Y,alert:out std_logic。 d1,d2,d3:out std_logic_vector(3 downto 0))。 end ponent。 ponent lock port(clk1,Y,scan_clk:in std_logic。 d1,d2,d3:in std_logic_vector(3 downto 0)。 unit_display:out std_logic。 6 t_low,t_mid,t_high:out std_logic_vector(3 downto 0))。 end ponent。 ponent display port( scan_clk:in std_logic。 t_low:in std_logic_vector(3 downto 0)。 t_mid:in std_logic_vector(3 downto 0)。 t_high:in std_logic_vector(3 downto 0)。 q : out STD_LOGIC_VECTOR (3 downto 0)。 sell:out std_logic_vector(2 downto 0))。 end ponent。 ponent dec_led port(q : in STD_LOGIC_VECTOR (3 downto 0)。 unit_display:in STD_LOGIC。 sell:in std_logic_vector(2 downto 0)。 sel:out std_logic_vector(2 downto 0)。 ledout : out STD_LOGIC_VECTOR (7 downto 0))。 end ponent。 ponent div_scan_clk Port ( CP : in STD_LOGIC。 scan_clk : out STD_LOGIC)。 end ponent。 signal CP,clk1,C,unit_display,Y,scan_clk:std_logic。 signal sell:std_logic_vector(2 downto 0)。 signal Q1,Q2,Q3,Q4,d1,d2,d3,t_low,t_mid,t_high,q:std_logic_vector(3 downto 0)。 begin U1:tm_sel port map(selin,test,measure,CP)。 端口映射 U2:div_clk port map(clk,clk1)。 U3:count port map(CP,clk1,C,Q1,Q2,Q3,Q4)。 U4:alarm port map(clk1,C,K,CP,Q1,Q2,Q3,Q4,Y,alert,d1,d2,d3)。 U5:lock port map(clk1,Y,scan_clk,d1,d2,d3, unit_display,t_low,t_mid,t_high) U6:display port map(scan_clk,t_low,t_mid,t_high,q,sell)。 U7:dec_led port map(q,unit_display,sell,sel,ledout)。 U8:div_scan_clk port map(CP,scan_clk)。 led_red=unit_display。 led_green=not unit_display。 end f_counter。 （ 2） 測(cè)量和自校驗(yàn)選擇模塊（ te_sel） 7 library ieee。 use 。 use 。 entity tm_sel is port(selin,test,measure:in std_logic。 CP:out std_logic)。 end tm_sel。 architecture tm_sel of tm_sel is begin process(selin,test,measure) 測(cè)量和自校驗(yàn)選擇 begin if(selin=39。039。)then CP=measure。 else CP=test。 end if。 end process。 end tm_sel。 （ 3） 時(shí)鐘二分頻模塊 library ieee。 use 。 use 。 use 。 entity div_clk is port(clk:in std_logic。 clk1:out std_logic)。 end div_clk。 architecture div_clk of div_clk is signal clk_counter:integer range 0 to 1。 begin process(clk) 時(shí)鐘二分頻，高電平脈寬為 1s begin if(clk39。event and clk=39。139。)then if(clk_counter=1)then clk1=39。139。 clk_counter=0。 else clk_counter=clk_counter+1。 clk1=39。039。 8 end if。 end if。 end process。 end div_clk。 （ 4） 脈沖計(jì)數(shù)模塊 library ieee。 use 。