【正文】 amp。 use 。 else count := count + 1 。 use 。 begin process( clk ) variable count:integer range 0 to 999 。 end one。 end entity oc_ctrl 。 圖 PWM 波生成模塊的時序仿真圖 過流模塊 圖 為 軟件設(shè)計中 過流模塊 的 電路原理圖 。 t:=t + 1。 elsif t = ctrl then 如果計數(shù)值小于控制量 。 單路 PWM 波輸出 。 否 否 是 是 否 是 否 是 開始 上升沿到否？ 提取控制信號 判斷誤差是否大于100000000000 反轉(zhuǎn) (PWM1,PWM3 輸出 ) 正轉(zhuǎn)（ PWM2,PWM4 輸出 ) 是否是死區(qū) 屏蔽輸出信號 (PWM1,PWM2,PWM3,PWM4輸出為 1) 是否過流 屏蔽輸出信號 (PWM1,PWM2,PWM3,PWM4輸出為 1) 輸出 30 c trl[ 7. .0]c lkpw mpw m _bio_ polorins t 圖 PWM 波生成模塊電路原理圖 PWM 波的 VHDL 代碼： Library ieee 。 end if 。 else reg2 = qinputfinput 。 then if finput qinput then 如果反饋量 大于指令 。 如果反饋量大于指令量 。 end entity fankui1ctrl。 entity fankui1ctrl is port(finput:in std_logic_vector(11 downto 0) 。 end process 。 then reg1 = input 。 end entity qiankuictrl 。 Use 。 q = reg1 。 end process con 。 end process pro。1 39。 24 next_state = st4 。0 39。 if status=39。0 39。0 39。 next_state = st1 。1 39。 begin k12x8 = 39。 q:out std_logic_vector(11 downto 0)) 。 clk:in std_logic 。當(dāng) ale 信號為高，允許地址鎖存， eoc 為高時為轉(zhuǎn)換結(jié)束等待轉(zhuǎn)換時間， oe為高允許輸出，有圖 可知，功能實現(xiàn)，仿真成功。 數(shù)據(jù)輸出 。 狀態(tài)轉(zhuǎn)換 。 next_state = st0 。start=39。1 39。 clkn=39。 when st5 = ale =39。039。 end if 。039。 數(shù)據(jù)采樣 ； next_state=st3。139。039。139。 。 20 signal lock:std_logic。 8 位輸入信號 ； clk,eoc:in std_logic。 17 軟件框圖組成 圖 系統(tǒng)的軟件框圖 否 否 否 是 是 否 是 否 是 是 開始 控制 ADC0809進行轉(zhuǎn)換 控制 AD1674進行轉(zhuǎn)換 進行數(shù)字濾波 電機是否過流 誤差是否 1V 是否溢出 PI 控制 模糊控制 計算前饋量與反饋量之和 是否溢出 對溢出數(shù)據(jù)歸類 判斷電機正、反轉(zhuǎn)，產(chǎn)生 PWM波控制信號 輸出 返回 對溢出數(shù)據(jù)進行歸類 反饋誤差及計算 指令 控制 AD1674進行轉(zhuǎn)換 計算機指令 二 次差值 計算機前饋控制量 計算機指令一次差值 是否溢出 誤差濾波 生成 PWM 波屏蔽 信號 生成 PWM 波使能信號 對溢出數(shù)據(jù)進行歸類 18 圖 Quartus II軟件繪制出整體軟件原理圖。它 可以完成設(shè)計輸入到硬件配置的完整的 PLD設(shè)計流程。 它 的強大描述能力還體現(xiàn)在 其 具有豐富的數(shù)據(jù)類型 ，它不僅 支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型， 還 支持用戶 自 定義的數(shù)據(jù)類型，這樣會給硬件 的 描述帶來 很 大的自由 性 。光耦隔離后的信號經(jīng)過調(diào)理電路后，作為驅(qū)動電路 MOSFET的柵極驅(qū)動電壓。FLEX10K 是工業(yè)界中誕生的第一個嵌入式可編程邏輯器件。 12 第四章 系統(tǒng)硬件 結(jié)構(gòu)概況 因為本設(shè)計對硬件電路設(shè)計要求 比較低 ，主要做軟件功能實現(xiàn)及時序仿真，所以在此附上 少量的硬件電路設(shè)計模塊來加強對系統(tǒng)的了解。 本設(shè)計中去位移誤差 E 跟 位移誤差變化率 Ec 作為模糊控制系統(tǒng)的輸入量。 () 在 式 中： pK 比例系數(shù) ； 1T積分時間常數(shù) 。 () 在 式 Tz + + + 位置調(diào)節(jié)器 速度調(diào)節(jié)器 電流調(diào)節(jié)器 1/1dRTs? Cr 1SJ 1s 9 根據(jù)前饋控制原理： 一次偏差： ()rk? = ()rk ? ( 1)rk? 。 在圖 中直流電機兩端的電壓 Us，等 t1秒后，柵極的電壓變成低電平，即 MOSFET 截止，電動機兩端的電樞電壓為零， t2 秒過后，柵極端電壓變成高電壓，至此 MOSFET 重復(fù)前面的過程。 PWM 信號是 一種 數(shù)字 信號 ，因為在 系統(tǒng) 給定的任何時刻，滿幅值的直流供電要么 為 ON，要么 為 OFF。 功率半導(dǎo)體器件的發(fā)展 隨著電力電子技術(shù)的迅猛發(fā)展以及功率半導(dǎo)體器件的發(fā)展對電機的控制的發(fā)展影響很大。近些年來，隨著電力電子技術(shù)，計算機技術(shù)以及控制技術(shù)的發(fā)展，電機的應(yīng)用得到了進一步的發(fā)展。 And with AD1674 of data collection system for core ponents。現(xiàn)在社會隨著 EDA 技術(shù)的不斷發(fā)展，實現(xiàn)電機數(shù)字控制的方法也隨之發(fā)生創(chuàng)新，基于 FPGA（現(xiàn)場可編程門陣列）的電子控制系統(tǒng)來對直流電機進行伺服控制也是眾多方法中的一種。論文中給出了各個模塊的 VHDL 代碼，以及這些模塊相對應(yīng)的時序仿真。 伺服系統(tǒng)的發(fā)展趨勢 伺服系統(tǒng)的發(fā)展趨勢即向大功率，高速度，高精度的方向進行發(fā)展。 隨著時代的發(fā)展，傳統(tǒng)的 8 位單片機由于內(nèi)部結(jié)構(gòu)等條件的制約，在實現(xiàn)先進的電機控制理論時遇到了困難。這種技術(shù)被廣泛的應(yīng)用的很多不同的行業(yè)，比如：通信方面，功率控制及功率變換等 。這種 驅(qū)動 方式的優(yōu)點是 ：控制原理 較為 簡單，輸出波動 較 小，線性 比較 好，對鄰近 的 電路干擾不大 ； 但是 存在的問題是 功率器件在線性區(qū)工作時 會 將 大部分電功率用在 器件所 產(chǎn)生 的 熱量，散熱以及效率 等問題 較為 嚴(yán)重，因此這種 驅(qū)動 方式只用于 對 那些較小 功率直流電機的驅(qū)動。 三環(huán)相互結(jié)合 ，保證了系統(tǒng)的靜態(tài)精度和動態(tài)特性，使系統(tǒng)的工作狀態(tài)平穩(wěn)而可靠。 PI 算法原理 P(比例環(huán)節(jié) )：按一定比例系數(shù)來反應(yīng)控制系統(tǒng)所產(chǎn)生的偏差信號，其中一旦有偏差產(chǎn)生，控制器就會產(chǎn)生控制的作用，以此來減小偏差的大小。無論被控對象是 線 性 還是非線性的，模糊控制器都能對其 執(zhí)行有效 的 控制， 它 具有很好的適應(yīng)性 和魯棒性 。 第二個輸入：位移誤差變化量 設(shè)定量化論域 EC={1,0,1}， EC 模糊語言子集取 {N (負(fù) )、 ZE (零 )、 P(正 )}。 當(dāng)其中 的一組 MOSFET 工作時，另一組 MOSFET 截止。 本設(shè)計使用光耦 6N173 實現(xiàn)隔離作用。 它的 設(shè)計方法靈活多變 ，既支持 由 頂向下的設(shè)計 模式 ，也支持 由 底向上的設(shè)計 模式，同時并兼 模塊化 及 層次化設(shè)計方法。這些模塊可以 是 預(yù)先設(shè)計 好的，也可以 使用以前設(shè)計中的模塊，將這些 常用的 模塊存放在庫中，就可以在以后的設(shè)計中進行 重復(fù)使用 。它支持一個工作組環(huán)境下的設(shè)計要求。 D [7. .0]clkeocalestartoeclk nq[ 7. .0]ad c08 09 ctrlinst 圖 ADC0809 控制模塊電路器件圖 ADC0809 代碼 : library ieee。 architecture one of adc0809ctrl is type states is (st0,st1,st2,st3,st4,st5,st6)。 。039。039。 when st2= ale =39。039。 oe=39。139。 oe=39。 then next_state = st4 。1 39。 start=39。 next_state = st0 。039。event and clk=39。1 39。 先輸入 地址 且 使 ale=1， 這時 將地址存入地址鎖存器中 ，這個地址 譯碼選通 8路模擬輸入 中的一個 到比較器 ， START 為 上升沿將逐次逼近寄存器復(fù)位 ；為 下降沿 時 啟動 A/D 轉(zhuǎn)換，之后 eoc輸出信號變低， 這時 轉(zhuǎn)換正在進行 ； 直到 A/D 轉(zhuǎn)換完成 后 ， EOC變?yōu)楦唠娖?A/D 轉(zhuǎn)換結(jié)束，結(jié)果數(shù)據(jù)存入鎖存器， 且 這個信號可用作中斷申請 ， 當(dāng) OE輸入 為 高電平 時 輸出三態(tài)門打開 。 D [11 ..0]c lks tat usc lk ncsa0rck 12 x 8q[ 11 ..0]AD 16 74in s t 圖 AD1674 控制模塊電路器件圖 AD1674 的 VHDL 代碼 ： library ieee 。 內(nèi)部鎖存信號 LOCK 的測試端 。 狀態(tài)轉(zhuǎn)換及信號控制過程 。 begin case current_state is when st0= cs =39。 clkn=39。 rc=39。 when st2= cs =39。 clkn=39。 when st3= cs =39。 clkn=39。 rc=39。 when others = next_state = st0 。 then current_state = next_state 。event then reg1 = D 。 25 圖 AD1674 的時序仿真圖 前饋控制模塊時序仿真圖 in p u t[1 1 ..0 ]c lko u tp u t[7 ..0 ]q ia n k u ic trlin s t 圖 前饋控制模塊電路器件圖 圖 為 軟件設(shè)計中 前饋控制模塊的 電路器件圖 。 時鐘信號 。 begin process( clk, reg3) begin if clk39。 三次輸入量做運算 ； end if 。 27 use 。 時鐘信號 。 begin jisuan:process( clk ) begin 此進程對 AD1674 輸出信號進行處理 。 if clk39。 else cerror= 01111111 reg1(7 downto 0) 。 進行偏移量運算 。 圖 中， clk 為時鐘信號， finput 為反饋信號， qinput 為指令信號。 clk:in std_logic 。event and clk=39。 輸出高電平并計數(shù)值 加 1。 end process 。 posi :in std_logic_vector(7 downto 0)。 else en = ’ 1’ 。 時鐘信號 20MHz； fout:out std_logic ) 。 fenpin_adc0809模塊代碼： 圖 為軟件設(shè)計中 fenpin_adc0809 模塊電路原理圖 。 begin process( clk ) variable count:integer range 0 to 19 。 end one 。amp。