【導(dǎo)讀】好等特點(diǎn)，使其得到廣泛的應(yīng)用。現(xiàn)在社會隨著EDA技術(shù)的不斷發(fā)展，實(shí)現(xiàn)電機(jī)數(shù)字控制。行伺服控制也是眾多方法中的一種。本設(shè)計(jì)以FPGA現(xiàn)場可編程邏輯器件做為中央控制器件，對信號進(jìn)行處理，速度快，所構(gòu)成的單極可逆H橋電路，并采用PWM方式驅(qū)動(dòng)電路。設(shè)計(jì)采用前、反饋復(fù)合算法，使。設(shè)計(jì)采用三環(huán)控制原理，既對位置環(huán)、速度環(huán)、電流環(huán)進(jìn)行控制，從。而使得電流的靜態(tài)跟動(dòng)態(tài)性能都得到提高。論文中給出了各個(gè)模塊的VHDL代碼，以及這些模塊相對應(yīng)的時(shí)序仿真。本設(shè)計(jì)主要以用QuartusII軟件進(jìn)行編程與仿真為主。

　　

【正文】 ) 。 指令信號 。 qinput:in std_logic_vector(11 downto 0) 。 反饋信號 。 clk:in std_logic 。 時(shí)鐘信號 。 cerror:out std_logic_vector(7 downto 0)) 。 反饋控制輸出量 。 end entity fankui1ctrl。 architecture one of fankui1ctrl is signal reg1:std_logic_vector(11 downto 0)。 自定義信號量 。 signal reg2:std_logic_vector(11 downto 0) 。 自定義信號量 。 begin jisuan:process( clk ) begin 此進(jìn)程對 AD1674 輸出信號進(jìn)行處理 。 這是因?yàn)?AD1674 采用的是雙極性輸入，即 [10V， 10V]。 輸入輸出對應(yīng)關(guān)系 [100V— 10V] [00H80HFFH]。 如果反饋量大于指令量 。 即 20*128(01111111)/4096(111111111111)=。 則進(jìn)行比例運(yùn)算 。 否者，采用模糊思想，進(jìn)行歸類是電機(jī)全速轉(zhuǎn)動(dòng) 。 [00H80HFFH]對應(yīng) [正全速 — 停轉(zhuǎn) — 負(fù)全速 ]。 if clk39。event and clk=39。1 39。 then if finput qinput then 如果反饋量 大于指令 。 reg1 = finputqinput 。 進(jìn)行 減法 運(yùn)算，用反饋量減去指令值 。 if reg1 = 01111111 then cerror = 00000000 。 如果溢出則進(jìn)行歸類 。 else cerror= 01111111 reg1(7 downto 0) 。 進(jìn)行偏移運(yùn)算 。 28 end if 。 else reg2 = qinputfinput 。 如果反饋量小于指令信號，為保持正值，用指令值減反饋值 。 if reg2 = 01111111 then cerror = 11111111 。 如果溢出則進(jìn)行歸類 。 else cerror = 01111111 + reg2(7 downto 0)。 進(jìn)行偏移量運(yùn)算 。 end if 。 end if 。 end if 。 end process。 end one。 PI 控制模塊采用積分分離式 PI 算法來避免積分飽和現(xiàn)象，并且參數(shù)可調(diào)。 模糊控制模塊是對輸出誤差和誤差量進(jìn)行模糊化。 圖 中， clk 為時(shí)鐘信號， finput 為反饋信號， qinput 為指令信號。 圖 反饋控制模塊時(shí)序仿真圖 29 PWM 波生成模塊 圖 為 軟件設(shè)計(jì) 中 PWM 波生成模塊的原理框圖。 圖 PWM 波生成模塊 的流程圖 圖 為系統(tǒng)中 PWM 波生成模塊電路原理圖 。 否 否 是 是 否 是 否 是 開始 上升沿到否？ 提取控制信號 判斷誤差是否大于100000000000 反轉(zhuǎn) (PWM1,PWM3 輸出 ) 正轉(zhuǎn)（ PWM2,PWM4 輸出 ) 是否是死區(qū) 屏蔽輸出信號 (PWM1,PWM2,PWM3,PWM4輸出為 1) 是否過流 屏蔽輸出信號 (PWM1,PWM2,PWM3,PWM4輸出為 1) 輸出 30 c trl[ 7. .0]c lkpw mpw m _bio_ polorins t 圖 PWM 波生成模塊電路原理圖 PWM 波的 VHDL 代碼： Library ieee 。 Use 。 Use 。 Entity pwm_bio_polor is port(ctrl:in std_logic_vector(7 downto 0) 。 PWM 控制信號 。 clk:in std_logic 。 10KHz 的時(shí)鐘信號 。 pwm:out std_logic ) 。 單路 PWM 波輸出 。 end entity pwm_bio_polor 。 architecture one of pwm_bio_polor is begin process( clk ) variable t:std_logic_vector(7 downto 0) 。 計(jì)時(shí)變量 。 begin if clk39。event and clk=39。1 39。 then if t=11111111 then t:= 00000000 。 elsif t = ctrl then 如果計(jì)數(shù)值小于控制量 。 pwm=39。1 39。 。 t:=t + 1 。 輸出高電平并計(jì)數(shù)值 加 1。 else pwm=39。0 39。 t:=t + 1。 否則控制量輸出低電平 ， 計(jì)數(shù)值加 1。 end if 。 end if。 不斷循環(huán)并產(chǎn)生相對應(yīng)的 PWM 波控制量 。 end process 。 end one。 31 通過單路可逆控制信號，來控制電機(jī)的正反轉(zhuǎn) 。 圖 PWM 波生成模塊的時(shí)序仿真圖 過流模塊 圖 為 軟件設(shè)計(jì)中 過流模塊 的 電路原理圖 。 c 08 09 i[ 7. .0]po s i[ 7. .0]enc trl _o ut [7. .0]oc _c trlin s t 圖 過流模塊電路原理圖 過流模塊 VHDL 代碼： Library ieee 。 Use 。 Use 。 Entity oc_ctrl is port(c0809i:in std_logic_vector(7 dowmto 0)。 posi :in std_logic_vector(7 downto 0)。 en :out std_logic。 使能信號 ； ctrl_out:out std_logic_vector(7 downto 0))。 end entity oc_ctrl 。 architecture one of oc_ctrl is begin process(c0809i , posi ) begin if c0809i = ” 01001101 ” and c0809i=” 10110100 ” then 32 ctrl_out = posi 。 en = 39。1 39。 。 else en = ’ 1’ 。 ctrl_out = posi “ 00101111” 。 end if ； end process。 end one。 兩 個(gè)分頻模塊的 VHDL 代碼： 圖 為軟件設(shè)計(jì)中 fenpin_pwm 模塊電路原理圖 。 c lk f outf enpin_ pw mins t12 圖 fenpin_pwm 模塊電路原理圖 fenpin_pwm 模塊代碼 ： Library ieee 。 Use 。 Entity fenpin_pwm is Port(clk:in std_logic 。 時(shí)鐘信號 20MHz； fout:out std_logic ) 。 頻率信號 10KHz； end entity fenpin_pwm。 architecture one of fenpin_pwm is signal fout1:std_logic 。 begin process( clk ) variable count:integer range 0 to 999 。 begin if clk’ event and clk=’ 1’ then 33 if count = 999 then fout1 = not fout1； count := 0 。 else count := count + 1； end if 。 end if ； end process 。 fout = fout1； end one。 fenpin_adc0809模塊代碼： 圖 為軟件設(shè)計(jì)中 fenpin_adc0809 模塊電路原理圖 。 clk f outf enp in_ad c080 9ins t13 圖 fenpin_adc0809 模塊電路原理圖 library ieee 。 use 。 use 。 entity fenpin_adc0809 is port(clk:in std_logic 。 時(shí)鐘信號 20MHz； fout:out std_logic) 。 輸 出 頻 率 信 號500KHz； end entity fenpin_adc0809 。 architecture one of fenpin_adc0809 is signal fout1:std_logic 。 begin process( clk ) variable count:integer range 0 to 19 。 begin 34 if clk’ event and clk=’ 1’ then if ount = 19 then fout1 = not fout1 。 count := 0 。 else count := count + 1 。 end if 。 end if 。 end process 。 fout = fout1 。 end one 。 前饋和反饋求和模塊 q_ k [7. .0]f _k [7. .0]c lkc _o ut [7. .0]ad d_ qia n_ f anins t7 圖 前饋和反饋求和模塊電路原理圖 圖 為軟件設(shè)計(jì)中 前反饋求和模塊電路原理圖 。 VHDL 代碼： library ieee。 use 。 use ； entity add_qian_fan is port(q_k:in std_logic_vector(7 downto 0)； 前饋環(huán)節(jié)輸出； f_k: in std_logic_vector(7 downto 0)。 反饋環(huán)節(jié)輸出； clk:in std_logic； 時(shí)鐘信號； c_out: out std_logic_vector(7 downto 0))； 輸出量； end entity add_qian_fan； architecture one of add_qian_fan is 35 signal aa: std_logic_vector(8 downto 0)； signal q_k1,f_k1: std_logic_vector(8 downto 0)。 begin q_k1=39。039。amp。q_k； f_k1=39。039。amp。f_k； process(clk,aa) begin if clk39。event and clk=39。139。 then if f_k1=001111111 then