【正文】 了，根本就驅(qū)動(dòng)不了直流電機(jī)。隨著給定電壓提高到 6伏左右， 驅(qū)動(dòng)模塊可以驅(qū)動(dòng)直流電機(jī)運(yùn)行了，但效果不好，要加速加到接近最大轉(zhuǎn)速時(shí)，直流電機(jī)才開(kāi)始轉(zhuǎn)動(dòng)起來(lái)。當(dāng)給 定電壓達(dá)到9 伏時(shí)，效果比 5 伏好很多， 但調(diào)速到最高時(shí)，轉(zhuǎn)速還不太高。給定電壓提高到 12 伏時(shí) ，基本上達(dá)到了要求， 并且 12伏電源比較容易做。于是確定以 12 伏電壓作為 L298N驅(qū)動(dòng)模塊的給定電壓。以下表 直流電機(jī)調(diào)速時(shí)，各占空比所對(duì)應(yīng)的輸出電壓。 表 各占空比所對(duì)應(yīng)的輸出電壓 占空比 5% 10% 15% 20% 25% 電壓（ V） 占空比 30% 35% 40% 45% 50% 電壓（ V） 占 空比 55% 60% 65% 70% 75% 電壓（ V） 占空比 80% 85% 90% 95% 100% 電壓（ V） 從表 中可以看出，占空比每增加 5%，輸出電壓基本上增加 伏，符合設(shè)計(jì)調(diào)速的要求。 總結(jié) 對(duì)于這次畢業(yè)設(shè)計(jì)，剛開(kāi)始拿到選 題時(shí)，什么是 FPGA，它有什么功能等等，幾乎都不懂。唯有一切從零開(kāi)始，學(xué)習(xí) FPGA 這門(mén)學(xué)科和 Verilog HDL 硬件編程語(yǔ)言，通過(guò)幾個(gè)星期的 學(xué)習(xí)，基本掌握其中的入門(mén)方法。對(duì) FPGA 和 Verilog HDL 入門(mén)之后，我就對(duì) 設(shè)計(jì)進(jìn)行查閱資料，收集資料、在消化資料的基礎(chǔ)上提出工程技術(shù)方案，并對(duì)設(shè)計(jì)方廣東技術(shù)師范學(xué)校天河學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 30 案進(jìn)行論證。 方案認(rèn)證完后，就開(kāi)始動(dòng)手做設(shè)計(jì)， 在這段設(shè)計(jì)的過(guò)程中，遇到很多的困難。 FPGA 技術(shù)是一門(mén)較新的學(xué)科，這方面的資料不是很多，所有的一切只有靠自己去摸索，這是一個(gè)比較漫長(zhǎng) 艱辛 的過(guò)程。在求助于老師、理清思路后，于是到圖書(shū)館、網(wǎng)上查閱資料，比如怎樣實(shí)現(xiàn)電機(jī)的正轉(zhuǎn)和反轉(zhuǎn)、加速和減速等等。通過(guò)查資料了解了直流電機(jī)工作原理及用途、 PWM控制技術(shù)、鍵盤(pán)電路接口技 術(shù)、時(shí)鐘電路技術(shù)等等，同時(shí)也讓我學(xué)習(xí)現(xiàn)代電子產(chǎn)品的設(shè)計(jì)流程，為以后從事產(chǎn)品開(kāi)發(fā)打好了基礎(chǔ)。 參考文獻(xiàn) FPGA在直流電機(jī)調(diào)速中的應(yīng)用 31 [1]邱關(guān)源 編著 電路第四版 高等教育出版社 2022. [2]胡宴如、耿蘇燕 編著 模擬電子技術(shù)基礎(chǔ) 高等教育出版社 2022. [3]余孟嘗 編著 數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程 高等教育出版社 2022. [4]葛亞明 編著 零基礎(chǔ)學(xué) FPGA 機(jī)械工業(yè)出版社 2022. [5]賀敬凱編著 Verilog HDL 數(shù)字設(shè)計(jì)教程 西安電子科技大學(xué)出版社 2022. [6]吳厚航 編著 深入淺出玩轉(zhuǎn) FPGA北京航空航天大學(xué)出版社 2022. [7]許建國(guó) 編著 電機(jī)與拖動(dòng)基礎(chǔ) 高等教育出版社 2022. [8]陳伯時(shí) 編著 電力拖動(dòng)自動(dòng)控制系統(tǒng) 機(jī)械工業(yè)出版社 2022. [9]浣喜明 姚為正 編著 電力電子技術(shù) 高等教育出版社 2022. [10]姚遠(yuǎn) 李辰 編著 FPGA應(yīng)用開(kāi)發(fā)入門(mén)與典型實(shí)例 人民郵電出版社 2022. [11]葛亞明 彭永豐 薛冰 編著 零基礎(chǔ)學(xué) FPGA 機(jī)械工業(yè)出版社 2022. [12]張延偉 楊金巖 葛愛(ài)學(xué) 編著 Verilog HDL 程序 設(shè)計(jì)實(shí)例詳解 人民郵電出版社 2022. [13]陳賾 鄒道勝 朱如琪 編著 CPLD/FPGA與 ASIC設(shè)計(jì)實(shí)踐教程 科學(xué)出版社 2022. [14]冼進(jìn) 戴仙金 潘懿萱 編 著 Verilog HDL 數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例 中國(guó)水利水電出版社 2022. [15]羅苑棠 編著 CPLD/FPGA 常用模塊與綜合系統(tǒng)設(shè)計(jì)實(shí)例精講 電子工業(yè)出版社2022. [16]杜慧敏，李宥謀，趙全良編著 基于 Verilog 的 FPGA 設(shè)計(jì)基礎(chǔ) 西安電子科技大學(xué)出版社 2022. 致謝 廣東技術(shù)師范學(xué)校天河學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 32 本 設(shè)計(jì) 是在我的 指導(dǎo)教 師 陳朝大 講 師 的親切關(guān)懷和悉心指導(dǎo)下完成的。 設(shè)計(jì) 從選題到完成，每一步都是在導(dǎo)師的指導(dǎo)下完成的，傾注了導(dǎo)師大量的心血。 陳 老師 嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣 ，他 循循善誘的教導(dǎo)和不拘一格的思路給予我無(wú)盡的啟迪。導(dǎo)師淵博的專(zhuān)業(yè)知識(shí)，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，誨人不倦的高尚師德，寬以待人的崇高風(fēng)范，平易近人的人格魅力對(duì)我影響深遠(yuǎn)。不僅使我樹(shù)立了遠(yuǎn)大的學(xué)術(shù)目標(biāo)、掌握了基 本的研究方法，還使我明白了許多待人接物與為人處世的道理。在此， 我對(duì)陳老 師表示崇高的敬意和衷心的感謝！ 其次，也感謝 電氣工程系的 各位老師給我提供專(zhuān)業(yè)知識(shí) 的 指 導(dǎo)和日常生活上的關(guān)懷，由衷的感激 他們 的幫助和指點(diǎn)！ 最后感謝廣東技術(shù)師范學(xué)院天河學(xué)院在大學(xué)四年來(lái)對(duì)我的大力栽培和照顧。 附錄 FPGA在直流電機(jī)調(diào)速中的應(yīng)用 33 源程序 如下： module keyscan ( clk_50M,rst,start,zheng,fan,jia,jian,out1,out2,out3 )。 input clk_50M。 //輸入時(shí)鐘 50M input rst。 //復(fù)位鍵 input zheng。 //正轉(zhuǎn)鍵 input fan。 //反轉(zhuǎn)鍵 input jia。 //加速鍵 input jian。 //減速鍵 input start。 //啟停鍵 output out1。 //298 in1 output out2。 //298 in2 output out3。 //298 enA /////////////////////////////////////////////////////////////////////////// //對(duì)輸入鍵盤(pán)進(jìn)行兩次鎖存， key_rst 和 key_rst_r 是前后兩次采樣得到的鍵值 reg[4:0] key_rst。 always @ (posedge clk_50M or negedge rst) begin if(!rst) key_rst=539。b11111。 else key_rst={start,jian,jia,fan,zheng}。 end reg[4:0] key_rst_r。 always @ (posedge clk_50M or negedge rst) begin if(!rst) key_rst_r=539。b11111。 else key_rst_r=key_rst。 end //key_an 是為了后的消抖復(fù)位時(shí)使用 wire[4:0] key_an=key_rst_ramp。(~key_rst)。 /////////////////////////////////////////////////////////////////////////// //20ms 計(jì)數(shù)器，一旦發(fā)現(xiàn)按鍵出現(xiàn)從 0 到 1 的 釋放抖動(dòng)，就對(duì)計(jì)數(shù)器清零 reg [19:0] t。 //計(jì)數(shù)寄存器延時(shí)作用 always @ (posedge clk_50M or negedge rst) //異步復(fù)位 begin 廣東技術(shù)師范學(xué)校天河學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 34 if(!rst) t = 2039。d0。 else t = t + 139。b1。 end reg [4:0] sw_r。 //定義寄存器 always @ (posedge clk_50M or negedge rst)// begin if(!rst) sw_r = 539。b11111。 else if(t == 2039。hfffff) //滿(mǎn) 20ms，將按鍵值鎖存到寄存器 sw_r 中 sw_r = {start,jian,jia,fan,zheng}。 end /////////////////////////////////////////////////////////////////////////////// reg [4:0] sw_lock_r。 //定義寄存器 always @ (posedge clk_50M or negedge rst)//每個(gè)時(shí)鐘周期的上升沿將 sw_r信號(hào)鎖存到 sw_lock_r中 begin if(!rst) sw_lock_r = 539。b11111。 else sw_lock_r = sw_r。 end //當(dāng)寄存器 sw_r 由 1 變?yōu)?0 時(shí)， led_ctrl 的值變?yōu)楦?，維持一個(gè)時(shí)鐘周期 wire [4:0] led_ctrl = sw_lock_r[4:0] amp。 (~sw_r[4:0])。 //////////////////////////////////////////////////////////////////////////////////// //定義輸出變量 reg d1。 reg d2。 reg d3。 //把一個(gè)周期分為 20 等份，以 周期的 5%來(lái)調(diào)節(jié)占空比 reg [19:0] duty_cycle_reg。 reg [19:0] t1。 always @ (posedge clk_50M )//20 位計(jì)數(shù)器 t1 的循環(huán)計(jì)數(shù) begin if(t1 == 2039。d1000000) t1 = 2039。d0。 FPGA在直流電機(jī)調(diào)速中的應(yīng)用 35 else t1 = t1 +139。b1。 end always @ (posedge clk_50M)//對(duì) t1 的計(jì)數(shù)值做判斷 begin if(t1 = duty_cycle_reg) d3 = 139。b1。 else d3 = 139。b0。 end /////////////////////////////////////////////////////////////////// always @ (posedge clk_50M or negedge rst) begin if(!rst) begin d1 = 139。b1。 d2 = 139。b1。 end else begin case(led_ctrl) //正轉(zhuǎn) 539。b00001: begin d1 = 139。b1。 d2 = 139。b0。 end //反轉(zhuǎn) 539。b00010: begin d1 = 139。b0。 d2 = 139。b1。 end //加速 539。b00100: begin duty_cycle_reg = duty_cycle_reg + 2039。d50000。 end //減速 539。b01000: begin duty_cycle_reg = duty_cycle_reg 2039。d50000。 end //啟停 539。b10000: begin d1 = ~d1。 d2 = 139。b0。 end endcase end end //某個(gè)按鍵值輸入變化時(shí)，輸出值也作相應(yīng)的變化，從而達(dá)到控制直流電機(jī)的目的 assign out1 = d1 ? 139。b1 : 139。b0。 assign out2 = d2 ? 139。b1 : 139。b0。 assign out3 = d3 ? 139。b1 : 139。b0。 endmodul