【正文】 b0。 assign out3 = d3 ? 139。b1 : 139。b0。 end endcase end end //某個(gè)按鍵值輸入變化時(shí)，輸出值也作相應(yīng)的變化，從而達(dá)到控制直流電機(jī)的目的 assign out1 = d1 ? 139。 d2 = 139。 end //啟停 539。b01000: begin duty_cycle_reg = duty_cycle_reg 2039。d50000。 end //加速 539。 d2 = 139。b00010: begin d1 = 139。b0。b1。 end else begin case(led_ctrl) //正轉(zhuǎn) 539。 d2 = 139。 end /////////////////////////////////////////////////////////////////// always (posedge clk_50M or negedge rst) begin if(!rst) begin d1 = 139。 else d3 = 139。 end always (posedge clk_50M)//對(duì) t1 的計(jì)數(shù)值做判斷 begin if(t1 = duty_cycle_reg) d3 = 139。 FPGA在直流電機(jī)調(diào)速中的應(yīng)用 35 else t1 = t1 +139。d1000000) t1 = 2039。 reg [19:0] t1。 reg d3。 //////////////////////////////////////////////////////////////////////////////////// //定義輸出變量 reg d1。 end //當(dāng)寄存器 sw_r 由 1 變?yōu)?0 時(shí)， led_ctrl 的值變?yōu)楦?，維持一個(gè)時(shí)鐘周期 wire [4:0] led_ctrl = sw_lock_r[4:0] amp。b11111。 end /////////////////////////////////////////////////////////////////////////////// reg [4:0] sw_lock_r。 else if(t == 2039。 //定義寄存器 always (posedge clk_50M or negedge rst)// begin if(!rst) sw_r = 539。b1。d0。 /////////////////////////////////////////////////////////////////////////// //20ms 計(jì)數(shù)器，一旦發(fā)現(xiàn)按鍵出現(xiàn)從 0 到 1 的 釋放抖動(dòng)，就對(duì)計(jì)數(shù)器清零 reg [19:0] t。 end //key_an 是為了后的消抖復(fù)位時(shí)使用 wire[4:0] key_an=key_rst_ramp。b11111。 end reg[4:0] key_rst_r。b11111。 //298 enA /////////////////////////////////////////////////////////////////////////// //對(duì)輸入鍵盤進(jìn)行兩次鎖存， key_rst 和 key_rst_r 是前后兩次采樣得到的鍵值 reg[4:0] key_rst。 //298 in1 output out2。 //減速鍵 input start。 //反轉(zhuǎn)鍵 input jia。 //復(fù)位鍵 input zheng。 input clk_50M。在此， 我對(duì)陳老 師表示崇高的敬意和衷心的感謝！ 其次，也感謝 電氣工程系的 各位老師給我提供專業(yè)知識(shí) 的 指 導(dǎo)和日常生活上的關(guān)懷，由衷的感激 他們 的幫助和指點(diǎn)！ 最后感謝廣東技術(shù)師范學(xué)院天河學(xué)院在大學(xué)四年來對(duì)我的大力栽培和照顧。導(dǎo)師淵博的專業(yè)知識(shí)，嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，誨人不倦的高尚師德，寬以待人的崇高風(fēng)范，平易近人的人格魅力對(duì)我影響深遠(yuǎn)。 設(shè)計(jì) 從選題到完成，每一步都是在導(dǎo)師的指導(dǎo)下完成的，傾注了導(dǎo)師大量的心血。通過查資料了解了直流電機(jī)工作原理及用途、 PWM控制技術(shù)、鍵盤電路接口技 術(shù)、時(shí)鐘電路技術(shù)等等，同時(shí)也讓我學(xué)習(xí)現(xiàn)代電子產(chǎn)品的設(shè)計(jì)流程，為以后從事產(chǎn)品開發(fā)打好了基礎(chǔ)。 FPGA 技術(shù)是一門較新的學(xué)科，這方面的資料不是很多，所有的一切只有靠自己去摸索，這是一個(gè)比較漫長(zhǎng) 艱辛 的過程。對(duì) FPGA 和 Verilog HDL 入門之后，我就對(duì) 設(shè)計(jì)進(jìn)行查閱資料，收集資料、在消化資料的基礎(chǔ)上提出工程技術(shù)方案，并對(duì)設(shè)計(jì)方廣東技術(shù)師范學(xué)校天河學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 30 案進(jìn)行論證。 總結(jié) 對(duì)于這次畢業(yè)設(shè)計(jì)，剛開始拿到選 題時(shí)，什么是 FPGA，它有什么功能等等，幾乎都不懂。以下表 直流電機(jī)調(diào)速時(shí)，各占空比所對(duì)應(yīng)的輸出電壓。給定電壓提高到 12 伏時(shí) ，基本上達(dá)到了要求， 并且 12伏電源比較容易做。隨著給定電壓提高到 6伏左右， 驅(qū)動(dòng)模塊可以驅(qū)動(dòng)直流電機(jī)運(yùn)行了，但效果不好，要加速加到接近最大轉(zhuǎn)速時(shí)，直流電機(jī)才開始轉(zhuǎn)動(dòng)起來。 由于 L298N 驅(qū)動(dòng)電路正常工作電壓 VCC在 16伏 之間， 控制電壓 Vss在 7伏之間，一般取 5伏。 圖 系統(tǒng)總流程圖 開始 系統(tǒng)初始化 啟停鍵是否按下 電機(jī)啟動(dòng)運(yùn)行 正 /反轉(zhuǎn)鍵是否按下 電機(jī)正 /反轉(zhuǎn)運(yùn)行 加 /減速鍵是否按下 電機(jī)加 /減速運(yùn)行 啟停鍵是否按下 電機(jī)停止運(yùn)行 結(jié)束 N N N N Y Y Y Y FPGA在直流電機(jī)調(diào)速中的應(yīng)用 29 實(shí)物調(diào)試 設(shè)計(jì)采用的電機(jī)是一般小型的直流電機(jī)，其參考電壓為 3到 18伏，參考電流為 500到 1600 毫安。 圖 占空比為 20%的仿真圖 圖 占空比為 50%的仿真圖 圖 占空比為 80%的仿真圖 設(shè)計(jì) 主要 通過編寫程序 以周期 的 5%調(diào)節(jié)占空比 來控制直流電機(jī)調(diào)速，直到直流電機(jī)的速度達(dá)到最大或?yàn)榱恪?圖、圖 分別為占空比為 20%、 50%和 80%的 PWM調(diào)速仿真圖。由于本設(shè)計(jì)的程序編寫是根據(jù) L298N驅(qū)動(dòng)芯片控制直流電機(jī)的邏輯真值來編寫，所以 在控制直流電機(jī)的加減速時(shí)不能 仿真出來。 此時(shí)， fan 為高電平 1，代表反轉(zhuǎn)鍵已按下， 輸出端口 out1,out2 和 out3 的電平為 011，符合 L298N 驅(qū)動(dòng)直流電機(jī)反轉(zhuǎn)運(yùn)行狀態(tài)的邏輯真值表，此時(shí)直流電機(jī)反轉(zhuǎn)運(yùn)行 。 此時(shí)， zheng 為高電平 1 代表 正轉(zhuǎn)鍵已按下，輸出端口 out1,out2 和 out3 的電平為 101，符合 L298N 驅(qū)動(dòng)直流電機(jī)正轉(zhuǎn)運(yùn)行狀態(tài)的邏輯真值表，此時(shí)直流電機(jī)正轉(zhuǎn)運(yùn)行 。 當(dāng)啟停鍵 start 為高電平 1 時(shí)，輸出端口 out1,out2 和 out3 的電平為 101，當(dāng)啟停鍵為低電平 0時(shí)，輸出端口 out1,out2 和 out3的電平為 001，完全符合L298N驅(qū)動(dòng)直流電機(jī)啟動(dòng)和停止運(yùn)行狀態(tài)的邏輯真值表。通過對(duì)輸入端口的控制來反應(yīng)輸出端口值的變化，以達(dá)到控制電機(jī)的目的。分別代表復(fù)位鍵，啟停鍵，正轉(zhuǎn)鍵，反轉(zhuǎn)鍵，加速鍵和減速鍵。除此之外，還可以在此軟件上建模，選擇“ File— New”打開新建文件類型選擇窗口，選擇 Block Symbol File 進(jìn)行建模， 界面見圖 圖 選擇建模 FPGA在直流電機(jī)調(diào)速中的應(yīng)用 25 直流電機(jī)控制仿真圖 在編寫程序， 設(shè)計(jì)設(shè)置了 7個(gè)輸入端口和 3個(gè)輸出 端 口。 （ 6）選擇“ File— New”打開新建文件類型選擇窗口，選擇編程語言 Verilog HDL File界面見圖 圖 選擇編程語言 （ 7）單擊“ OK”，至此，工程項(xiàng)目才算是完全建好，我們可以在新建的工程上編寫程序，仿真和下載程序。 （ 2）選擇“ File— New Project Wizard...”打開對(duì)話框后，在對(duì)話框中選擇“ Next” 。下面介紹基本的設(shè)計(jì)步驟： （ 1）雙擊桌面上的 Quartus II 圖標(biāo)，打開 Quartus II 軟件。能對(duì) 設(shè)計(jì)方案作隨時(shí)更改，并儲(chǔ)存設(shè)計(jì)過程中所有電路和測(cè)試文件。 圖 FPGA開發(fā)流程圖 建立工程項(xiàng)目 本設(shè)計(jì)主要用到 Quartus II 軟件進(jìn)行編程、仿真和下載。 Altera的 Quartus II 設(shè)計(jì)工具完全支持 VHDL和 Verilog HDL，其內(nèi)部嵌有 VHDL、Verilog HDL邏輯綜合器。 Quartus II在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD集成開發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 FPGA 開發(fā)環(huán)境的介紹 Quartus II是 Altera 提供的 FPGA/CPLD 集成開發(fā)環(huán)境。 還 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 同一語言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)。 Verilog HDL 不再是某些公司的專有語言而是 I E E E 標(biāo)準(zhǔn)。 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。這些方式包括：行為描述方式 — 使用過程化。所以 設(shè)計(jì)采用 Verilog HDL 作為編程的硬件語言。 與 VHDL 言語相比， Verilog HDL 語言獲得了較多的第三方工具的支持，語法結(jié)構(gòu)比較簡(jiǎn)單，學(xué)起來也比較容易，功能非常強(qiáng)大。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進(jìn)行驗(yàn)證。此外，其語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從事外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。其語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其工能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的、與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。 VHDL 語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化硬件設(shè)計(jì)任務(wù)，提高設(shè)計(jì)效率和可靠性。 圖 原理圖 廣東技術(shù)師范學(xué)校天河學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 20 圖 實(shí)物圖 軟件設(shè)計(jì) 控制邏輯 Verilog HDL 描述 硬件描述語言（ HDL）是 EDA 技術(shù)的重要組成部分，常見的 HDL 主要有 VHDL、Verilog HDL、 ABEL、 AHDL、 SystemVerilog 和 SystemC。硬件電路上，本設(shè)計(jì)主控芯片第 15腳 ， 16腳 和 17腳 的 I/O口分別接到 L298N驅(qū)動(dòng)芯片的 in1， in2和 EN_A 中，通過改變主控芯片第 15， 16 腳的 I/O 口上的高低電平變化以控制直流電機(jī)的方向，通過改變 第17腳 I/O口上的高低電平的占空比來 控制直流電機(jī)的轉(zhuǎn)速。在直流電機(jī)運(yùn)轉(zhuǎn)的過程中，我們要不斷地使電機(jī)在四個(gè)象限之間切換，即在正轉(zhuǎn)和反轉(zhuǎn)之間切換，也就是在 Q Q4導(dǎo)通且 Q Q3關(guān)斷，到 Q Q4關(guān)斷且 Q Q3導(dǎo)通，這兩種狀態(tài)之間換。 圖 驅(qū)動(dòng)電路 由 于驅(qū)動(dòng)芯片 L298N內(nèi)部本身就集成了 2個(gè) H型 全橋驅(qū)動(dòng) 電路來控制直流電機(jī)的正反轉(zhuǎn)，其 H型 全橋驅(qū)動(dòng) 電路 （如圖 ） 和工作原理如下： 廣東技術(shù)師范學(xué)校天河學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 18 圖 H型全橋驅(qū)動(dòng)電路 H 型全橋式驅(qū)動(dòng)電路的 4 只三極管都工作在斬波狀態(tài)， Q Q4