基于fpga設(shè)計(jì)的出租車計(jì)價(jià)器-wenkub.com
2024-11-13 21:55 本頁(yè)面
【正文】 通過(guò)這次實(shí)訓(xùn)，我充分體會(huì)到了集體的力量，同時(shí)對(duì)畢業(yè)設(shè)計(jì)也有了一定的認(rèn)識(shí)，但是更 多的是對(duì) EDA這門(mén)學(xué)科的認(rèn)識(shí)和 VerilogHDL語(yǔ)言的了解。我學(xué)到了不少的知識(shí)。 : [1] 夏宇聞 ， VerlogHDL 數(shù)字系統(tǒng)設(shè)計(jì)教程 北京航空航天大學(xué)出版社 [2] 杜慧敏，基于 VerilogHDL的 FPGA設(shè)計(jì)基礎(chǔ) 西安電子科技大學(xué)出版社 [3] 王金明，數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL 電子工業(yè)出版社 [4] 老師的 資料 . 實(shí)訓(xùn)感想 經(jīng)過(guò) 兩 周實(shí)訓(xùn)，出租車計(jì) 價(jià) 器的設(shè)計(jì)已經(jīng)全部完成，此次實(shí)訓(xùn)跟以往有點(diǎn)不一樣，平時(shí)的實(shí)訓(xùn)都是自己做自己的，每人一套實(shí)訓(xùn)工具器材，當(dāng)然，前提是做的題目都相同，不會(huì)的可以多問(wèn)問(wèn)身邊的同學(xué)。 綜合計(jì)費(fèi)： 照片 6： 行駛 31公里，停止等待 10分鐘 35秒時(shí)，總的費(fèi)用為 42元 。 行駛 4公里，費(fèi)用為 7元。 引腳鎖定表： 驗(yàn)證實(shí)物照片 ： 八位動(dòng)態(tài)數(shù)碼管顯示： 第 2位數(shù)碼管顯示：路程公里 distance 第 4位數(shù)碼管顯示：時(shí)間的分 m 第 6位數(shù)碼管顯示：時(shí)間的秒 s 第 8位數(shù)碼管顯示：總的費(fèi)用 money 行駛計(jì)費(fèi)： 照片 1： 起步價(jià)為 6元 。 //調(diào)用控制模塊 tm u4(.clk0(clk0),.reset(reset),.start(start),.s(s),.m(m) .time_enable(time_enable))。 //數(shù)碼管顯示的時(shí)鐘 //*模塊的調(diào)用 *// dv0 u0(.clk_50M(clk_50M),.clk0(clk0),.reset(reset))。 //計(jì)數(shù)時(shí)鐘 wire distance_enable。//公里 wire [7:0] s。 頂層模塊的 VerilogHDL源代碼： module taximeter(clk_50M,reset,start,seg,dig)。// 顯示 9 default: r_seg=839。h80。h7: r_seg=839。// 顯示 5 439。h99。h3: r_seg=839。// 顯示 1 439。hc0。 // 選擇第八個(gè)數(shù)碼管 default:r_dig=839。b11111101。d5:r_dig=839。 // 選擇第四個(gè)數(shù)碼管 439。b11011111。d1:r_dig=839。 endcase case(a) 439。d7: disp_dat=fee[3:0]。 439。 //時(shí)間秒的高四位用第五個(gè)數(shù)碼管顯示。 439。//公里的低四位用第二個(gè)數(shù)碼管顯示。d0: disp_dat=distance[7:4]。 assign seg=r_seg。 //數(shù)碼管的選擇寄存器。 // 譯碼結(jié)果 output[7:0] seg。 input[7:0] s。 數(shù)碼管顯示的 VerilogHDL源代碼： module scan_led(clk1,dig,seg,distance,s,m,money)。d1。//計(jì)到 9清零 if(money [7:4]==439。 always(posedge clk0 or negedge reset)//異步復(fù)位 begin if(!reset)//低電平有效 begin money =8’ d6。 計(jì)費(fèi)模塊的 VerilogHDL源代碼如下所示： module money(select_clk,reset, money,clk0)。 endmodule//結(jié)束控制模塊 控制模塊的仿真結(jié)果： （ 1）公里計(jì)費(fèi)的仿真結(jié)果如下所示： 從波形圖可以看出當(dāng) start為高電平的時(shí)候輸出的信號(hào)是 distance_enable。 input start,distance_enable,time_enable。 endmodule//結(jié)束計(jì)時(shí)模塊 計(jì)時(shí)模塊的仿真結(jié)果： 兩分鐘之內(nèi)（包括兩分鐘）的仿真結(jié)果如下所示： 從波形圖可以看出在 clk的控制下當(dāng) start為低電平 reset為高電平的 時(shí)候時(shí)間計(jì)數(shù)， time_enable為低電平。d0))?139。 //秒的低四位不是 9加 一 end//end always end assign time_enable=((m[7:0]839。 //分的低四位不是 9加一 end else s[7:4]=s[7:4]+139。 //清零 else m[7:4]=m[7:4]+139。 //清零 if(m[3:0]==9) // 分的低四位是 9 begin m[3:0]=439。 end else if(!start)//start 信號(hào)低電平有效 begin if(s[3:0]==9)// 秒的低四位是 9 begin s[3:0]=439。 always(posedge clk0 or negedge reset)//異步復(fù)位 begin if(!reset)//低電平有效 begin //復(fù)位 s=839。//輸出的分 output time_enable。 計(jì)時(shí)模塊的 VerilogHDL源代碼： module tm(clk0,reset,start,s,m,time_enable)。d1。 // distance的低四位沒(méi)有計(jì)到 9的時(shí)候加一 end//end start end//end always //*產(chǎn)生 distance_enable信號(hào) *// always(posedge clk0 or negedge reset) begin if(!reset) begin distance_enable=139。//計(jì)到 9清零 else distance[7:4]= distance[7:4]+139。 end else if(start)// start 高電平有效 begin if(distance[3:0]==9)//判斷 distance的低四位計(jì)到了 9沒(méi)有 begin distance[3:0]=439。 output distance_enable。 計(jì)程模塊的 VerilogHDL源代碼： module distance(clk0,start,reset,distance,distance_enable)。//輸出的時(shí)鐘取反 end//end begin else count=count+139。 end else if(count==3239。//32位的計(jì)數(shù)器 always (posedge clk_50M or negedge reset)//異步復(fù)位 begin if(!reset) begin clk1=39。// 端口的定義 input clk_50M,reset。d1。d25_000000)//判斷計(jì)時(shí)器記到了 25000000嗎 ？ begin count=3239。d0
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1