【正文】 2) 3公里外（不包括 3公里）以每公里 ，等待累計(jì)時(shí)間 2分鐘外（不包括 2分鐘）以每分鐘以 。而計(jì)價(jià)器作為出租車(chē)的一個(gè)重要組成部分，關(guān)系著出租車(chē)司機(jī)和乘客雙方利益，起著重要的 作用，因而出租車(chē)計(jì)價(jià)器的發(fā)展非常迅猛。 分頻模塊： 計(jì)數(shù)器的分頻模塊 ： 計(jì)數(shù)器的分頻模塊 具體框圖： cl k _ 5 0 Mr e se tcl k 0d i v 0 :u 0 此模塊的功能是對(duì)總的時(shí)鐘進(jìn)行分頻，分出的頻率是讓計(jì)數(shù)器用的，因?yàn)榭偟臅r(shí)鐘是 50M的。d1。//輸出的時(shí)鐘取反 end//end begin else count=count+139。//計(jì)到 9清零 else distance[7:4]= distance[7:4]+139。//輸出的分 output time_enable。 //清零 else m[7:4]=m[7:4]+139。 endmodule//結(jié)束計(jì)時(shí)模塊 計(jì)時(shí)模塊的仿真結(jié)果： 兩分鐘之內(nèi)（包括兩分鐘）的仿真結(jié)果如下所示： 從波形圖可以看出在 clk的控制下當(dāng) start為低電平 reset為高電平的 時(shí)候時(shí)間計(jì)數(shù)， time_enable為低電平。 always(posedge clk0 or negedge reset)//異步復(fù)位 begin if(!reset)//低電平有效 begin money =8’ d6。 input[7:0] s。d0: disp_dat=distance[7:4]。 439。b11011111。 // 選擇第八個(gè)數(shù)碼管 default:r_dig=839。h99。// 顯示 9 default: r_seg=839。 //數(shù)碼管顯示的時(shí)鐘 //*模塊的調(diào)用 *// dv0 u0(.clk_50M(clk_50M),.clk0(clk0),.reset(reset))。 綜合計(jì)費(fèi)： 照片 6： 行駛 31公里，停止等待 10分鐘 35秒時(shí)，總的費(fèi)用為 42元 。 通過(guò)這次實(shí)訓(xùn)，我充分體會(huì)到了集體的力量，同時(shí)對(duì)畢業(yè)設(shè)計(jì)也有了一定的認(rèn)識(shí)，但是更 多的是對(duì) EDA這門(mén)學(xué)科的認(rèn)識(shí)和 VerilogHDL語(yǔ)言的了解。 行駛 4公里，費(fèi)用為 7元。 //計(jì)數(shù)時(shí)鐘 wire distance_enable。h80。h3: r_seg=839。b11111101。d1:r_dig=839。 //時(shí)間秒的高四位用第五個(gè)數(shù)碼管顯示。 assign seg=r_seg。 數(shù)碼管顯示的 VerilogHDL源代碼： module scan_led(clk1,dig,seg,distance,s,m,money)。 計(jì)費(fèi)模塊的 VerilogHDL源代碼如下所示： module money(select_clk,reset, money,clk0)。d0))?139。 //清零 if(m[3:0]==9) // 分的低四位是 9 begin m[3:0]=439。 計(jì)時(shí)模塊的 VerilogHDL源代碼： module tm(clk0,reset,start,s,m,time_enable)。 end else if(start)// start 高電平有效 begin if(distance[3:0]==9)//判斷 distance的低四位計(jì)到了 9沒(méi)有 begin distance[3:0]=439。 end else if(count==3239。d25_000000)//判斷計(jì)時(shí)器記到了 25000000嗎 ？ begin count=3239。其中行駛路程計(jì)數(shù)模塊、等待時(shí)間計(jì)數(shù)模塊和計(jì)費(fèi)模塊，用來(lái)統(tǒng)計(jì)路程、等待時(shí)間和總費(fèi)用，控制模塊是用來(lái)控制計(jì)費(fèi)模塊，數(shù)碼管顯示模塊用來(lái)顯示行駛的公里數(shù)、等待累計(jì)時(shí)間和總費(fèi)用等信息。 1．引言 : 隨著 EDA 技術(shù)的高速發(fā)展 ，電子系統(tǒng)的設(shè)計(jì)技術(shù)發(fā)生了深刻的變化，大規(guī)模可編程邏輯器件 CPLD／ FPGA 的出現(xiàn)，給設(shè)計(jì)人員帶來(lái)了諸多方便。分 辨率為 1秒。//分頻后輸出的時(shí)鐘 reg clk0。// 總的時(shí)鐘是 50M output clk1。//端口定義 input clk0 ,start,reset。d0。d0。d1。 output select_clk。d9)// 費(fèi)用的高四位是不是計(jì)到了 9 money [7:4]=439。 // 數(shù)碼管的選擇。 439。 //費(fèi)用的低四位用第八個(gè)數(shù)碼管顯示。d4:r_dig=839。// 顯示 0 439。h6: r_seg=839。//端口的定義 input clk_50M,reset,start。 //調(diào)用計(jì)時(shí)模塊 money u5(.reset(reset),.money(money) ,.select_clk(select_clk), .clk0(clk0))// 調(diào)用計(jì)費(fèi)模塊 led u6(.clk1(clk1),.dig(dig),.seg(seg),.distance(distance), .s(s),.m(m),.fee(fee))。而現(xiàn)在的實(shí)訓(xùn)則是 3 人一組，講求的是一種團(tuán)隊(duì)合作的精神，同時(shí)也在要求著我們此次實(shí)訓(xùn)的規(guī)范度，按老師的要求來(lái)說(shuō)應(yīng)該是幫助我們提前找到畢業(yè)設(shè)計(jì)的感覺(jué)。 其次，在此次實(shí)訓(xùn)設(shè)計(jì)中我深有感觸， 作為主力必須負(fù)起責(zé)任，安排每個(gè)隊(duì)員的工作，經(jīng)過(guò)團(tuán)結(jié)合作大家圓滿(mǎn)完成設(shè)計(jì) 。 h 1 l e d : U 6d i v 1 : u 1d i v 0 : u 0 從綜合 的 RTL級(jí)電路可以看出完全符合系統(tǒng)規(guī)范。//數(shù)碼管的輸出 wire [7:0]distance。// 顯示 6 439。hf9。 // 選擇第五個(gè)數(shù)碼管 439。b1010。 //時(shí)間分的高四位用第三個(gè)數(shù)碼管顯示。// 譯碼結(jié)果輸出寄存器 reg [7:0] r_seg。 //計(jì)到 9清零 else money [7:4]= money [7:4]+139。 //*當(dāng) start高電平的時(shí)候選擇公里計(jì)費(fèi)，輸出的時(shí)鐘信號(hào) 為 distance_enable，當(dāng) start低電平的時(shí)候選擇時(shí)間計(jì)費(fèi)，輸出的時(shí)鐘信號(hào)為 time_enable*// assign select_clk=start?distance_enable:time_enable。d1。d0。d2)// 大于公里三的時(shí)候 begin distance_enable=139。// 輸出的公里 reg [7:0] distance。 reg [31:0] count。//32位的計(jì)數(shù)器 always (posedge clk_50M or negedge reset)//異步復(fù)位 begin if(!reset) begin clk0=39。再根據(jù)行駛里程或停止等待的時(shí)間按以上的標(biāo)準(zhǔn)計(jì)費(fèi)。 實(shí)習(xí)地點(diǎn)： 實(shí)習(xí)單位： 指導(dǎo)老師： 目錄 摘要 ................................................................ 5 :............................................................. 5 ： ........................................................ 5 出租車(chē)計(jì)價(jià)器的要求： ........................................ 5 系統(tǒng) 原理 圖： ....