【正文】 對(duì)被測(cè)信號(hào)計(jì)數(shù)產(chǎn)生的誤差，測(cè)量精度大大提高，而且達(dá)到了在整個(gè)頻段的等精度測(cè)量。現(xiàn)在數(shù)字系統(tǒng)設(shè)計(jì)依靠手工已經(jīng)無(wú)法滿足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)上采用 EDA 技術(shù)完成。有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已裝入開(kāi)發(fā)工具軟件，設(shè)計(jì)人員無(wú)須手工優(yōu)化自己的設(shè)計(jì)，因此設(shè)計(jì)速度非?？?。 （ 2）測(cè)頻電路。 (3)測(cè)頻標(biāo)準(zhǔn)頻率 50MHz 信號(hào)由晶體振蕩源電路提供。 (3)預(yù)置門(mén)定時(shí)結(jié)束信號(hào)把 CONTRL的 START端置為低電平 (由單片機(jī)來(lái)完成 )，在被測(cè)信號(hào)的下一個(gè)脈沖的上沿到來(lái)時(shí)， CNT1 停止計(jì)數(shù)，同時(shí)關(guān)斷 CNT2 對(duì) fs的計(jì)數(shù)。占空比的測(cè)量方法是通過(guò)測(cè)量脈沖寬度記錄 CNT2 的計(jì)數(shù)值 Nl，然后將輸入 信號(hào)反相，再測(cè)量脈沖寬度，測(cè)得 CNT2 計(jì)數(shù)值 N2 則可以計(jì)算出 : AT89C51 單片機(jī)性能 其引腳如圖 36: 圖 36 AT89C51 的引腳圖 AT89C51 是一個(gè)內(nèi)含 4K 字節(jié)可編程可擦除的快閃存儲(chǔ)器 (Flash Memory)和128 個(gè)字節(jié) RAM。 圖 37 單片機(jī)測(cè)頻控制電路 (1)由于 CPLD 在對(duì)頻率進(jìn)行計(jì)數(shù)時(shí)，采用 32 位二進(jìn)制計(jì)數(shù)器， 8 位數(shù)據(jù)總線的單片機(jī)分四次將 32 位數(shù)據(jù)全部讀出。 (11) FC 為自校頻率，取自單片機(jī)的外接晶振。 頻率計(jì)測(cè)試模塊 DJDPLJ. VHD 見(jiàn)附錄 。單片機(jī)通過(guò) 74LS165 不斷查詢鍵盤(pán)。 EEND: OUT STD_ LOGIC。 CLKOUT: OUT STD_ LOGIC)。 GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT)。 Q=CNT。 END IF。 BEGIN S(O)=(3)。 CO=NOT F2。I 。 USE 。 END PROCESS。“ B， LCALL DISP。 LCALL DISP。039。 END IF。 THEN (2)=’ 0’ 。 END IF。 END ENTITY CONTRL2。 ELSIF FIN39。EVENTAND CLK=39。 CON:CONTRLPORTMAP(FIN=FOUT,START=START,CLR=CLRTRIQ,FSD=INCLK,CLK 1=CLK 1， EEND=EEND, CLK2=CLK2, CLRC=CLRC)。 COMPONENT CONTRL2 IS PORT(FIN, START, CLR: IN STD_ LOGIC。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_ LOGIC。 100%算出。才能保證 P3. 0 口正確傳送顯示數(shù)據(jù)。 (7) ED l:測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ED1=0 時(shí)計(jì)數(shù)結(jié)束。 P3 口 :P3 口管腳是八個(gè)帶內(nèi)部上拉電阻的雙向 I/0 口，可驅(qū)動(dòng) 4 個(gè) TTL 門(mén)。只有在先檢測(cè)到上沿后 PUL 才為高電平，然后在檢測(cè)到下沿時(shí)， PUL 輸出為低電平 。 (6) FEND (P2. 3):等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， EEND=0 時(shí)計(jì)數(shù)結(jié)束。P2口為雙向控制口。電路系統(tǒng)原理框圖如圖 21所示，其中單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出 。 設(shè)計(jì)工具 Altera 的可編程邏輯器件設(shè)計(jì)工具隨著 Altera 公司在推出各種可編程邏輯器件的同時(shí)也在不斷升級(jí)?？梢詫?shí)現(xiàn)無(wú)芯片 EDA 公司，專業(yè)從事 IP 模塊生產(chǎn)。 采用 FPGA 現(xiàn)場(chǎng)可編程門(mén)陣列為控制核心，通過(guò)硬件描述語(yǔ)言 VHDL 編程，在QuartusII 仿 真平臺(tái)上編譯、仿真、調(diào)試 ，并下載到 FPGA 芯片上，通過(guò)嚴(yán)格的測(cè)試后，能夠較準(zhǔn)確地測(cè)量方波、正弦波、三角波、矩齒波等各種常用的信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，通常采用計(jì)數(shù)器、數(shù)據(jù)鎖存器及控制電路實(shí)現(xiàn)，并通過(guò)改變計(jì)數(shù)器閥門(mén)的時(shí)間長(zhǎng)短在 達(dá)到不同的測(cè)量精度；間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量，本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算 1S 內(nèi)輸入信號(hào)周期的個(gè)數(shù)?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等 4部分組成。 FPGA 設(shè)計(jì)不僅僅必須要達(dá)到客戶和系統(tǒng)的基本要求，而且需要具有可讀性、可重復(fù)性和可測(cè)性這三個(gè)重要的特征。本系統(tǒng)設(shè)計(jì)的基本指標(biāo)如下 : （ 1）頻率測(cè)量 a．測(cè)量信號(hào)：方波；頻率： 1Hz～ 9999Hz b．測(cè)量誤差＜ % （ 2）顯示器 十進(jìn)制數(shù)字顯示，顯示刷新時(shí)間 1～ 3 秒連續(xù)可調(diào)，對(duì)上述測(cè)量功能用 8位 7 段數(shù)碼管顯示?？梢杂闷邆€(gè)數(shù)碼顯示管顯示測(cè)量結(jié)果，最高可表示百萬(wàn)分之一的精度。 (5) START (P2. 5):當(dāng) TF=0 時(shí)，作為預(yù)置門(mén)閘，門(mén)寬可通過(guò)鍵盤(pán)由單片機(jī)控制， START=1 時(shí)預(yù)置門(mén)開(kāi) 。 (4)在被測(cè)脈沖的下沿到來(lái)時(shí)， CONTRL2 的 PUL 端輸出低電平，計(jì)數(shù)器 CNT2 被 關(guān)斷。 P1 口管腳寫(xiě)入‘ I’后，被內(nèi)部上拉為高，可用作輸入。 (5) AS:自校和測(cè)頻選擇。 P3. 4 用于鍵盤(pán)和顯示電路的切換選通。自校子程序與測(cè)頻子程序相同。具體程序見(jiàn)附 頻率計(jì)測(cè)試模塊 DJDPLJ. VHD LIBRARY IEEE。 COMPONENT CNT IS PORT(CLK, CLR: IN STD_ LOGIC。 END IF。 BEGIN PROCESS(CLK, CLR) IS BEGIN IF CLR=39。139。 USE LOGIC_ 。 END 1F。 END PROCESS。139。 CLKOUT: OUT STDes LOGIC)。 MOV 5DH, 00H MOV 5EH, 00H MOV 5FH, 19H LCALL DIVD1 MOV 22H, 4DH。 MOV Rl, OFH。頻率周期測(cè)試計(jì)數(shù)子程序 FTJS: SETB CHOICE SETB CLRTRIG CLR CLRTRIG SETB START LCALL T 1 S LCALL T1 S LCALL T1 S LCALL T1 S LCALL TIS LCALL TI S LCALL T I S LCALL T1 S CLR START FLO: JB EEND, FL0。 END ENTITY FIN。 PROCESS(B0, CLR) IS BEGIN IF CLR39。THEN (I)=’0 ’。139。 FEND= 1。 USE 一 。 USE 。 SIGNAL FOUT, CLRC: STDLOGIC。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS PORT(CHKF, FIN, CHOIS: IN STDLOGIC。在執(zhí)行功能子程序之前會(huì)提示先輸入時(shí)間值 (在 LED 上顯示 ENTERSJ)。 程序見(jiàn)附錄 v 測(cè)頻、測(cè)周期、測(cè)脈寬及測(cè)占空比子程序 當(dāng)鍵盤(pán)子程序掃描到測(cè)頻鍵按下時(shí)，讀入鍵值后跳轉(zhuǎn)到測(cè)頻子程序。當(dāng)某一鍵盤(pán)按下時(shí)，該線為低電平，在單片機(jī)主程序中置 P3. 2 為‘ 039。由 P1 口輸出控制。由于將多功能 8位 CPU 和快閃存儲(chǔ)器組合 在單個(gè)芯片中， ATMEL 的 AT89C51 是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。當(dāng) D觸發(fā)器的輸入端 START 為低電平時(shí)，若 FIN端輸入一個(gè)脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號(hào)通道被切斷。TF=1 時(shí)測(cè)脈寬。 （ 4）單片機(jī)電路模塊。 QuartusⅡ的安裝需要的 PC 機(jī)系統(tǒng)配置：奔騰Ⅱ或更好的 PC 機(jī)， 256 MB 以上的有效內(nèi)存，不低于 128 MB 的物理內(nèi)存， GB 以上的硬盤(pán)空間， Windows 9 Windows 2020 或 Windows NT 、 Windows NT 操作系統(tǒng)， 17英寸顯示器。利用 EDA 設(shè)計(jì)工具，設(shè)計(jì)者可以預(yù)知設(shè)計(jì)結(jié)果，減少設(shè)計(jì)的盲目性，極大地提高設(shè)計(jì)的效率。 FPGA 在正常工作時(shí)，它的配置數(shù)據(jù)（下載進(jìn)去的邏輯信息）存儲(chǔ)在 SRAM 中 ，由于 SRAM的易失性，每次加電時(shí)，配置數(shù)據(jù)都必須重新下載。摘 要 本文設(shè)計(jì)的 等精度頻率計(jì)，主要硬件電路由復(fù)雜可編程邏輯（ FPGA）和單片機(jī) AT89C51 構(gòu)成。主動(dòng)配置方式由 FPGA 器件引導(dǎo)配置操作過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程：而被動(dòng)配置方式則由外部計(jì)算機(jī)或控制器控制配置過(guò)程。在 EDA軟件的支持下，設(shè)計(jì)者完成對(duì)系統(tǒng)功能的進(jìn)行描述，由計(jì)算機(jī)軟件進(jìn)行處理得到設(shè)計(jì)結(jié)果。 QuartusⅡ軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的 Inter 技術(shù)，設(shè)計(jì)人員可以直接通過(guò)Inter 獲得 Altera 的技術(shù)支持。 （ 3） 100MHZ 的標(biāo)準(zhǔn)頻率信號(hào)源直接進(jìn)入 FPDA。 FPGA 測(cè)頻專用模塊邏輯設(shè)計(jì) 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 33所示 : 其中有關(guān)的接口信號(hào)規(guī)定如下 : (1) TF():TF=0 時(shí)等精度測(cè)頻 。 控制部件設(shè)計(jì) 如 圖 34 所示，當(dāng) D觸發(fā)器的輸入端 START 為高電平時(shí)，若 FIN端來(lái)一個(gè)上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時(shí) EEND 被置為高電平作為標(biāo)志 。采用 ATN 工 EL 高密度非易失存儲(chǔ)器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51指令集和輸出管腳相兼容。被讀出的四組 8位數(shù)據(jù)通過(guò) AT89C51 的 SSO, SS1 地址編碼選擇。鍵盤(pán)控制命令由并入串出移位寄存器 74LS165讀入。系統(tǒng)初始化后，主程序不斷掃描鍵盤(pán)子程序，當(dāng)某鍵按下時(shí)，程序跳轉(zhuǎn)到相應(yīng)的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤(pán)掃描程序。 鍵盤(pán)設(shè)有三個(gè)時(shí)間值鍵，分別為 , 1 s 和 l0S，來(lái)控制預(yù)置門(mén)的開(kāi)關(guān)時(shí)間。 END ENTITY DJDPLJ。 SIGNAL INCLK: STDLOGIC。 各子功能模塊設(shè)計(jì) 一計(jì)數(shù)模塊 : LIBRARY IEEE。 一測(cè)頻、周期控制模塊 LIBRARY IEEE。 CLRC=CLR。 PROCESS(START, S) IS BEGIN IF START=39。139。 END PROCESS。 FOUT: OUT STD LOGIC)。 主程序如下 : LED8 EQU 7FH LED7 EQU 7EH LED6 EQU 7DH LED5 EQU 7CH LED4 EQU 7BH LED3 EQU 7AH LED2 EQU 79H LED1 EQU 78H TF BIT CLRTRIG BIT START BIT ENDD BIT EEND BIT ADRC BIT ADRB BIT ADRA BIT CHOICE BIT SBI BIT SB2 BIT Pl. 1 SB3 BIT SB4 BIT SB5 BIT AD0 EQU 30H AD1 EQU 31H AD2 EQU 32H AD3 EQU 33H AD4 EQU 34H AD5 EQU 35H AD6 EQU 36H ADA EQU 4FH ADB EQU 5FH ADC EQU 4DH ADE EQU 5DH KEYNUM EQU 29H INT_ R1 EQU 46H INT_RO EQU 47H INT R2 EQU 48H 單片機(jī) 主程序 ORG 0000H LJMP