【正文】 對被測信號計數(shù)產(chǎn)生的誤差，測量精度大大提高，而且達到了在整個頻段的等精度測量?，F(xiàn)在數(shù)字系統(tǒng)設(shè)計依靠手工已經(jīng)無法滿足設(shè)計要求，設(shè)計工作需要在計算機上采用 EDA 技術(shù)完成。有關(guān)結(jié)構(gòu)的詳細知識已裝入開發(fā)工具軟件，設(shè)計人員無須手工優(yōu)化自己的設(shè)計，因此設(shè)計速度非?？臁? （ 2）測頻電路。 (3)測頻標準頻率 50MHz 信號由晶體振蕩源電路提供。 (3)預(yù)置門定時結(jié)束信號把 CONTRL的 START端置為低電平 (由單片機來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計數(shù)，同時關(guān)斷 CNT2 對 fs的計數(shù)。占空比的測量方法是通過測量脈沖寬度記錄 CNT2 的計數(shù)值 Nl，然后將輸入 信號反相，再測量脈沖寬度，測得 CNT2 計數(shù)值 N2 則可以計算出 : AT89C51 單片機性能 其引腳如圖 36: 圖 36 AT89C51 的引腳圖 AT89C51 是一個內(nèi)含 4K 字節(jié)可編程可擦除的快閃存儲器 (Flash Memory)和128 個字節(jié) RAM。 圖 37 單片機測頻控制電路 (1)由于 CPLD 在對頻率進行計數(shù)時，采用 32 位二進制計數(shù)器， 8 位數(shù)據(jù)總線的單片機分四次將 32 位數(shù)據(jù)全部讀出。 (11) FC 為自校頻率，取自單片機的外接晶振。 頻率計測試模塊 DJDPLJ. VHD 見附錄 。單片機通過 74LS165 不斷查詢鍵盤。 EEND: OUT STD_ LOGIC。 CLKOUT: OUT STD_ LOGIC)。 GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT)。 Q=CNT。 END IF。 BEGIN S(O)=(3)。 CO=NOT F2。I 。 USE 。 END PROCESS?！?B， LCALL DISP。 LCALL DISP。039。 END IF。 THEN (2)=’ 0’ 。 END IF。 END ENTITY CONTRL2。 ELSIF FIN39。EVENTAND CLK=39。 CON:CONTRLPORTMAP(FIN=FOUT,START=START,CLR=CLRTRIQ,FSD=INCLK,CLK 1=CLK 1， EEND=EEND, CLK2=CLK2, CLRC=CLRC)。 COMPONENT CONTRL2 IS PORT(FIN, START, CLR: IN STD_ LOGIC。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_ LOGIC。 100%算出。才能保證 P3. 0 口正確傳送顯示數(shù)據(jù)。 (7) ED l:測頻計數(shù)結(jié)束狀態(tài)信號， ED1=0 時計數(shù)結(jié)束。 P3 口 :P3 口管腳是八個帶內(nèi)部上拉電阻的雙向 I/0 口，可驅(qū)動 4 個 TTL 門。只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時， PUL 輸出為低電平 。 (6) FEND (P2. 3):等精度測頻計數(shù)結(jié)束狀態(tài)信號， EEND=0 時計數(shù)結(jié)束。P2口為雙向控制口。電路系統(tǒng)原理框圖如圖 21所示，其中單片機完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出 。 設(shè)計工具 Altera 的可編程邏輯器件設(shè)計工具隨著 Altera 公司在推出各種可編程邏輯器件的同時也在不斷升級?？梢詫崿F(xiàn)無芯片 EDA 公司，專業(yè)從事 IP 模塊生產(chǎn)。 采用 FPGA 現(xiàn)場可編程門陣列為控制核心，通過硬件描述語言 VHDL 編程，在QuartusII 仿 真平臺上編譯、仿真、調(diào)試 ，并下載到 FPGA 芯片上，通過嚴格的測試后，能夠較準確地測量方波、正弦波、三角波、矩齒波等各種常用的信號的頻率，而且還能對其他多種物理量進行測量。直接測頻法適用于高頻信號的頻率測量，通常采用計數(shù)器、數(shù)據(jù)鎖存器及控制電路實現(xiàn)，并通過改變計數(shù)器閥門的時間長短在 達到不同的測量精度；間接測頻法適用于低頻信號的頻率測量，本設(shè)計中使用的就是直接測頻法，即用計數(shù)器在計算 1S 內(nèi)輸入信號周期的個數(shù)。可編程邏輯器件的基本結(jié)構(gòu)由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等 4部分組成。 FPGA 設(shè)計不僅僅必須要達到客戶和系統(tǒng)的基本要求，而且需要具有可讀性、可重復(fù)性和可測性這三個重要的特征。本系統(tǒng)設(shè)計的基本指標如下 : （ 1）頻率測量 a．測量信號：方波；頻率： 1Hz～ 9999Hz b．測量誤差＜ % （ 2）顯示器 十進制數(shù)字顯示，顯示刷新時間 1～ 3 秒連續(xù)可調(diào)，對上述測量功能用 8位 7 段數(shù)碼管顯示?？梢杂闷邆€數(shù)碼顯示管顯示測量結(jié)果，最高可表示百萬分之一的精度。 (5) START (P2. 5):當 TF=0 時，作為預(yù)置門閘，門寬可通過鍵盤由單片機控制， START=1 時預(yù)置門開 。 (4)在被測脈沖的下沿到來時， CONTRL2 的 PUL 端輸出低電平，計數(shù)器 CNT2 被 關(guān)斷。 P1 口管腳寫入‘ I’后，被內(nèi)部上拉為高，可用作輸入。 (5) AS:自校和測頻選擇。 P3. 4 用于鍵盤和顯示電路的切換選通。自校子程序與測頻子程序相同。具體程序見附 頻率計測試模塊 DJDPLJ. VHD LIBRARY IEEE。 COMPONENT CNT IS PORT(CLK, CLR: IN STD_ LOGIC。 END IF。 BEGIN PROCESS(CLK, CLR) IS BEGIN IF CLR=39。139。 USE LOGIC_ 。 END 1F。 END PROCESS。139。 CLKOUT: OUT STDes LOGIC)。 MOV 5DH, 00H MOV 5EH, 00H MOV 5FH, 19H LCALL DIVD1 MOV 22H, 4DH。 MOV Rl, OFH。頻率周期測試計數(shù)子程序 FTJS: SETB CHOICE SETB CLRTRIG CLR CLRTRIG SETB START LCALL T 1 S LCALL T1 S LCALL T1 S LCALL T1 S LCALL TIS LCALL TI S LCALL T I S LCALL T1 S CLR START FLO: JB EEND, FL0。 END ENTITY FIN。 PROCESS(B0, CLR) IS BEGIN IF CLR39。THEN (I)=’0 ’。139。 FEND= 1。 USE 一 。 USE 。 SIGNAL FOUT, CLRC: STDLOGIC。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS PORT(CHKF, FIN, CHOIS: IN STDLOGIC。在執(zhí)行功能子程序之前會提示先輸入時間值 (在 LED 上顯示 ENTERSJ)。 程序見附錄 v 測頻、測周期、測脈寬及測占空比子程序 當鍵盤子程序掃描到測頻鍵按下時，讀入鍵值后跳轉(zhuǎn)到測頻子程序。當某一鍵盤按下時，該線為低電平，在單片機主程序中置 P3. 2 為‘ 039。由 P1 口輸出控制。由于將多功能 8位 CPU 和快閃存儲器組合 在單個芯片中， ATMEL 的 AT89C51 是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案。當 D觸發(fā)器的輸入端 START 為低電平時，若 FIN端輸入一個脈沖上沿，則 FIN→ CLK1 與 FSD→ CLK2 的信號通道被切斷。TF=1 時測脈寬。 （ 4）單片機電路模塊。 QuartusⅡ的安裝需要的 PC 機系統(tǒng)配置：奔騰Ⅱ或更好的 PC 機， 256 MB 以上的有效內(nèi)存，不低于 128 MB 的物理內(nèi)存， GB 以上的硬盤空間， Windows 9 Windows 2020 或 Windows NT 、 Windows NT 操作系統(tǒng)， 17英寸顯示器。利用 EDA 設(shè)計工具，設(shè)計者可以預(yù)知設(shè)計結(jié)果，減少設(shè)計的盲目性，極大地提高設(shè)計的效率。 FPGA 在正常工作時，它的配置數(shù)據(jù)（下載進去的邏輯信息）存儲在 SRAM 中 ，由于 SRAM的易失性，每次加電時，配置數(shù)據(jù)都必須重新下載。摘 要 本文設(shè)計的 等精度頻率計，主要硬件電路由復(fù)雜可編程邏輯（ FPGA）和單片機 AT89C51 構(gòu)成。主動配置方式由 FPGA 器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化過程：而被動配置方式則由外部計算機或控制器控制配置過程。在 EDA軟件的支持下，設(shè)計者完成對系統(tǒng)功能的進行描述，由計算機軟件進行處理得到設(shè)計結(jié)果。 QuartusⅡ軟件加強了網(wǎng)絡(luò)功能，它具有最新的 Inter 技術(shù)，設(shè)計人員可以直接通過Inter 獲得 Altera 的技術(shù)支持。 （ 3） 100MHZ 的標準頻率信號源直接進入 FPDA。 FPGA 測頻專用模塊邏輯設(shè)計 利用 VHDL 設(shè)計的測頻模塊邏輯結(jié)構(gòu)如圖 33所示 : 其中有關(guān)的接口信號規(guī)定如下 : (1) TF():TF=0 時等精度測頻 。 控制部件設(shè)計 如 圖 34 所示，當 D觸發(fā)器的輸入端 START 為高電平時，若 FIN端來一個上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 FIN→ CLK1 和 FSD→ CLK2，同時 EEND 被置為高電平作為標志 。采用 ATN 工 EL 高密度非易失存儲器制造技術(shù)制造，與工業(yè)標準的 MCS51指令集和輸出管腳相兼容。被讀出的四組 8位數(shù)據(jù)通過 AT89C51 的 SSO, SS1 地址編碼選擇。鍵盤控制命令由并入串出移位寄存器 74LS165讀入。系統(tǒng)初始化后，主程序不斷掃描鍵盤子程序，當某鍵按下時，程序跳轉(zhuǎn)到相應(yīng)的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤掃描程序。 鍵盤設(shè)有三個時間值鍵，分別為 , 1 s 和 l0S，來控制預(yù)置門的開關(guān)時間。 END ENTITY DJDPLJ。 SIGNAL INCLK: STDLOGIC。 各子功能模塊設(shè)計 一計數(shù)模塊 : LIBRARY IEEE。 一測頻、周期控制模塊 LIBRARY IEEE。 CLRC=CLR。 PROCESS(START, S) IS BEGIN IF START=39。139。 END PROCESS。 FOUT: OUT STD LOGIC)。 主程序如下 : LED8 EQU 7FH LED7 EQU 7EH LED6 EQU 7DH LED5 EQU 7CH LED4 EQU 7BH LED3 EQU 7AH LED2 EQU 79H LED1 EQU 78H TF BIT CLRTRIG BIT START BIT ENDD BIT EEND BIT ADRC BIT ADRB BIT ADRA BIT CHOICE BIT SBI BIT SB2 BIT Pl. 1 SB3 BIT SB4 BIT SB5 BIT AD0 EQU 30H AD1 EQU 31H AD2 EQU 32H AD3 EQU 33H AD4 EQU 34H AD5 EQU 35H AD6 EQU 36H ADA EQU 4FH ADB EQU 5FH ADC EQU 4DH ADE EQU 5DH KEYNUM EQU 29H INT_ R1 EQU 46H INT_RO EQU 47H INT R2 EQU 48H 單片機 主程序 ORG 0000H LJMP