【正文】 將鍵值置入，然后再將 P3. 2 與 P3. 5 口置 ` 139。才能保證 P3. 0 口正確傳送顯示數據。測頻子程序先置測頻控制位 CLR (P1. 6) . AS (P1. 4)，將 CPLD內的計數器清零，選擇測量被測信號。 100%算出。其程序執(zhí)行過程與鍵盤掃描子程序相同。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_ LOGIC。 FOUT: OUT STD_ LOGIC)。 COMPONENT CONTRL2 IS PORT(FIN, START, CLR: IN STD_ LOGIC。 SIGNAL CLKI, CLK2, CLKOUT, PUL: STD 一 LOGIC。 CON:CONTRLPORTMAP(FIN=FOUT,START=START,CLR=CLRTRIQ,FSD=INCLK,CLK 1=CLK 1， EEND=EEND, CLK2=CLK2, CLRC=CLRC)。 USE 。EVENTAND CLK=39。 ENTITY CONTRL IS PORT(FIN, STAR]幾 CLR, FSD: IN STD LOGIC。 ELSIF FIN39。 CLK 1 =FIN AND I。 END ENTITY CONTRL2。 THEN F2=FIN。 END IF。 ELSIF CO39。 THEN (2)=’ 0’ 。I39。 END IF。 ARCHITECTURE RTL OF FIN IS BEGIN FOUT=(FIN AND CHOIS) OR (CHKF AND NOT CHOIS)。039。 MOV R0, LED1 MOV R3, 08H。 LCALL DISP。 PWL3: LCALLTIS DJNZ R1, PWL3 PL0: JNB , PLO MOV A, R4 CJNE A, 02, PL2 MOV R0, 3FH MOV R3, 04H?！?B， LCALL DISP。+ MOV R l, 4FH MOV R2, 04H TEL2: MOV A, R0 MOV R1, A DEC RO DEC R 1 DJNZ R2, TEL2 MOV 4BH, 00H MOV 4AH, 00H MOV 49H, 00H MOV 48H, 00H MOV 5CH, 00H。 END PROCESS。 ENTITY GATE IS PORT (CLK2, FSD, CNL, PUL: IN STD_ LOGIC。 USE 。EVENTAND B039。I 。 END IF。 CO=NOT F2。 ELSE PUL= ’ 0’ 。 BEGIN S(O)=(3)。 USE LOGIC_ 。 END IF。 BEGIN PROCESS(FIN, CLR, START) IS BEGIN IF CLR=39。 Q=CNT。 ARCHITECTURE ART OF CNT IS SIGNAL CNT: STDes LOGIqVECTOR(31 DOWNTO 0)。 GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT)。EVENTAND FSTD=’ J’THEN INCLK=NOT INCLK。 CLKOUT: OUT STD_ LOGIC)。 END COMPONENT CONTRL。 EEND: OUT STD_ LOGIC。二進制轉換 BCD 碼子程序。單片機通過 74LS165 不斷查詢鍵盤。 測周期時只要將計算結果由頻率值取倒數轉換為周期值即可。 頻率計測試模塊 DJDPLJ. VHD 見附錄 。傳送波特率高達 1M，且一次發(fā)送數據很少，故閃爍并不明顯。 (11) FC 為自校頻率，取自單片機的外接晶振。 (4) ED2:脈寬計數結束狀態(tài)信號， ED2=1 計數結束。 圖 37 單片機測頻控制電路 (1)由于 CPLD 在對頻率進行計數時，采用 32 位二進制計數器， 8 位數據總線的單片機分四次將 32 位數據全部讀出。 P1 口 :P1 口是一個內部提供上拉電阻的 8 位雙向 I/0 口， P1 口緩沖器能驅動 4 個 TTL 門。占空比的測量方法是通過測量脈沖寬度記錄 CNT2 的計數值 Nl，然后將輸入 信號反相，再測量脈沖寬度，測得 CNT2 計數值 N2 則可以計算出 : AT89C51 單片機性能 其引腳如圖 36: 圖 36 AT89C51 的引腳圖 AT89C51 是一個內含 4K 字節(jié)可編程可擦除的快閃存儲器 (Flash Memory)和128 個字節(jié) RAM。 (3)在被測脈沖的上沿到來時， CONTRL2 的 PUL 端輸出高電平，標準頻率信號進入計數器 CNT2。 (3)預置門定時結束信號把 CONTRL的 START端置為低電平 (由單片機來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計數，同時關斷 CNT2 對 fs的計數。CHOICE=0 自校。 (3)測頻標準頻率 50MHz 信號由晶體振蕩源電路提供。 （ 6）數碼顯示模塊。 （ 2）測頻電路。設 FX 為整形后的被測信號， FS 為基準頻率信號，若在一次預置門高電平脈寬時間內被測信 號計數值為 Nx,基準頻率計數值為 Ns，則有 : FX= (FS/Ns) Nx 基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的改變而改變，在實用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，而且在整個測頻區(qū)域內保持恒定的測試精度。有關結構的詳細知識已裝入開發(fā)工具軟件，設計人員無須手工優(yōu)化自己的設計，因此設計速度非?？?。目前最常用的 IEEE 標準硬件描述語言有 VHD L和 VerilogHDL。現在數字系統(tǒng)設計依靠手工已經無法滿足設計要求，設計工作需要在計算機上采用 EDA 技術完成。 ◆ 支持 MPU 、 MCU 模仿下載配置時序為 FPGA 配置 可編程邏輯器件 FPGA的基本結構 可編程邏輯器件種類較多，不同廠商生產的可編程邏輯器件的結構差別較大。同時， 消除了對被測信號計數產生的誤差，測量精度大大提高，而且達到了在整個頻段的等精度測量。數字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內測量被測信號的脈沖個數；二是間接測頻法即測周期法，如周期測頻法。 將單片機 AT89C51 的控制靈活性及 FPGA 芯片的可編程性相結合，采用十進制數字顯示，實現了測量 信號的頻率、周期等基本功 能 。1．概 述 等精度頻計的簡介和意義 頻率檢測是電子測量領域的最基本也是最重要的測量之一 , 頻率信號抗干擾強 ,易于傳輸 , 可以獲得較高的測量精度 , 所以測頻率方法的研究越來越受到重視 , 本 設計是基于 FPGA 等精度率數字頻率計 ,采用 等精度 測頻原理。在實用系統(tǒng)中，多數情況下必須由 FPGA 主動引導配置操作過程，這時 FPGA 將主動從外專用存儲芯片中獲得配置數據，而此芯片的 FPGA 配置是用普通編程器將設計所得的 POF 格式的文件燒錄進去的。也可以實現無生產線集成電路設計公司的運作。硬件描述語言突出優(yōu)點是：語言的公開可利用性；設計與工藝的無關性；寬范圍的描述能力；便 于組織大規(guī)模系統(tǒng)的設計；便于設計的復用和繼承等。從早期的 A＋ PLUS、 MAX＋ PLUS 發(fā)展到 目前的 MAX＋ PLUSⅡ、 Quartus、 QuartusⅡ。這種測量方式的精度隨被測信號頻率的變化而變化。CPLD/FPGA 完成各種測試功能 :鍵盤控制命令通過一片 74LS165 并入串出移位寄存器讀入單片機，實現測頻、測寬及脈測占空比等功能，單片機從 CPLD/FPGA 讀回計數數據 并進行運算，向顯示電路輸出測量結果 :顯示器電路采用七段 LED 動態(tài)顯示，由 8 個芯片 74LS164 分別驅動數碼管。安排單片機的 P0 口直接讀取測量數據， P2口向 FPDA發(fā)控制命令。 P3 口為 LED 的串行顯示控制口。當 TF=1 時 CLRTRIG 的上跳沿將啟動 CNT2，進行脈寬測試計數。 (7) SEL〔 2. 0〕 (P2. 2, P2. 1, P2. 0):計數值讀出選通控制。 脈沖寬度測量和占空比測 量模塊設計 根據上述脈寬測量原理，設計如圖 35(CONTRL2)所示的電路原理示意圖。ENDD 輸出高電平以便通知單片機測量計數已經結束 。當 P1 口的管腳輸入數據時，應先把口置 ’ 1’ 。當 P3 口寫入‘ 1’后，被內部上拉為高電平，并用作輸入。 CS=0 時，等精度測頻 。 (8) SSO, SSI:計數位讀出選通控制。將鍵盤值讀入單片機，從而實現對鍵盤動態(tài)掃描，實時將鍵盤命令交單片機處理。 圖 39顯示電路 FPGA 模塊的頂層設計 在本測頻系統(tǒng)中，對標準頻率信號和被測信號進行測試功能的工作由 FPDA來完成。并將 CS (P1. 3)置零，即為選擇測頻。具體程序見附錄。單片機讀入測頻計數結果后，還要根據等精度測頻原理進行計算，才能得到最終的測量結果。 START, CLRTRIQ FSTD, TF: IN STD 少 OGIC。 END COMPONENT FIN。 ENDD, PUL: OUT STD_ LOGIC)。 SIGNAL Q I, Q2: STD_ LOGIC_ VECTOR(31 DOWNTO 0)。 CONT1:CNT PORT MAP(CLK=CLK1， CLR=CLRC, Q=Q 1)。 ENTITY CNT IS PORT(CLK, CLR: IN STD LOGIC。1’THEN CNT=CNT+1。 CLK1, EEND, CLK2, CLRC: OUT STD_ LOGIC)。EVENTAND FIN=39。 CLK2=FSDAND 1。 ARCHITECTURE ART OFCCONTRL2 IS SIGNAL : STD_ LOGIC_ VECTOR(3 DOWNTO 1)。 ELSE F2=NOT FIN。 END PROCESS。EVENTAND C0=1 I39。 ELSIF AO39。 THEN (3)=39。 END PROCESS。 END ARCHITECTURE RTL。 THEN CLKOUT=CLK2。 FL1: MOV A, P0 MOV R0, A INC R0 MOV A, P2 INC A。 RET 。 PLI: MOV A, PO MOV R0, A DEC RO MOV A, P2 INC A MOV P2, A DJNZ R3, PL 1 LJMP NEXT6 PL2: MOV R0, 57H MOV R3, 04H PL3: MOV A, P0 MOV R0, A DEC R0 MOV A, P2 INC A MOV P2, A DJNZ R31 PL3’ LOPP 1: MOV R0, A INC RO DJNZ R7, LOPPI MOV R7, 18H LOOP4: MOVRI, 20H MOV R6, 03H CLR C LOPP2: MOV A, R1 RLC A MOV R1, A INC R 1 DJNZ R6, LOPP2 MOV R5, 04H MOV R0, 23H LOOP3: MOVA, R0 ADDC A, R0 DA A MO