【正文】 將鍵值置入，然后再將 P3. 2 與 P3. 5 口置 ` 139。才能保證 P3. 0 口正確傳送顯示數(shù)據(jù)。測(cè)頻子程序先置測(cè)頻控制位 CLR (P1. 6) . AS (P1. 4)，將 CPLD內(nèi)的計(jì)數(shù)器清零，選擇測(cè)量被測(cè)信號(hào)。 100%算出。其程序執(zhí)行過程與鍵盤掃描子程序相同。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_ LOGIC。 FOUT: OUT STD_ LOGIC)。 COMPONENT CONTRL2 IS PORT(FIN, START, CLR: IN STD_ LOGIC。 SIGNAL CLKI, CLK2, CLKOUT, PUL: STD 一 LOGIC。 CON:CONTRLPORTMAP(FIN=FOUT,START=START,CLR=CLRTRIQ,FSD=INCLK,CLK 1=CLK 1， EEND=EEND, CLK2=CLK2, CLRC=CLRC)。 USE 。EVENTAND CLK=39。 ENTITY CONTRL IS PORT(FIN, STAR]幾 CLR, FSD: IN STD LOGIC。 ELSIF FIN39。 CLK 1 =FIN AND I。 END ENTITY CONTRL2。 THEN F2=FIN。 END IF。 ELSIF CO39。 THEN (2)=’ 0’ 。I39。 END IF。 ARCHITECTURE RTL OF FIN IS BEGIN FOUT=(FIN AND CHOIS) OR (CHKF AND NOT CHOIS)。039。 MOV R0, LED1 MOV R3, 08H。 LCALL DISP。 PWL3: LCALLTIS DJNZ R1, PWL3 PL0: JNB , PLO MOV A, R4 CJNE A, 02, PL2 MOV R0, 3FH MOV R3, 04H?！?B， LCALL DISP。+ MOV R l, 4FH MOV R2, 04H TEL2: MOV A, R0 MOV R1, A DEC RO DEC R 1 DJNZ R2, TEL2 MOV 4BH, 00H MOV 4AH, 00H MOV 49H, 00H MOV 48H, 00H MOV 5CH, 00H。 END PROCESS。 ENTITY GATE IS PORT (CLK2, FSD, CNL, PUL: IN STD_ LOGIC。 USE 。EVENTAND B039。I 。 END IF。 CO=NOT F2。 ELSE PUL= ’ 0’ 。 BEGIN S(O)=(3)。 USE LOGIC_ 。 END IF。 BEGIN PROCESS(FIN, CLR, START) IS BEGIN IF CLR=39。 Q=CNT。 ARCHITECTURE ART OF CNT IS SIGNAL CNT: STDes LOGIqVECTOR(31 DOWNTO 0)。 GATE1: GATE PORT MAP(CLK2=CLK2, FSD=INCLK, CNL=TF, PUL=PUL, CLKOUT=CLKOUT)。EVENTAND FSTD=’ J’THEN INCLK=NOT INCLK。 CLKOUT: OUT STD_ LOGIC)。 END COMPONENT CONTRL。 EEND: OUT STD_ LOGIC。二進(jìn)制轉(zhuǎn)換 BCD 碼子程序。單片機(jī)通過 74LS165 不斷查詢鍵盤。 測(cè)周期時(shí)只要將計(jì)算結(jié)果由頻率值取倒數(shù)轉(zhuǎn)換為周期值即可。 頻率計(jì)測(cè)試模塊 DJDPLJ. VHD 見附錄 。傳送波特率高達(dá) 1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。 (11) FC 為自校頻率，取自單片機(jī)的外接晶振。 (4) ED2:脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ED2=1 計(jì)數(shù)結(jié)束。 圖 37 單片機(jī)測(cè)頻控制電路 (1)由于 CPLD 在對(duì)頻率進(jìn)行計(jì)數(shù)時(shí)，采用 32 位二進(jìn)制計(jì)數(shù)器， 8 位數(shù)據(jù)總線的單片機(jī)分四次將 32 位數(shù)據(jù)全部讀出。 P1 口 :P1 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P1 口緩沖器能驅(qū)動(dòng) 4 個(gè) TTL 門。占空比的測(cè)量方法是通過測(cè)量脈沖寬度記錄 CNT2 的計(jì)數(shù)值 Nl，然后將輸入 信號(hào)反相，再測(cè)量脈沖寬度，測(cè)得 CNT2 計(jì)數(shù)值 N2 則可以計(jì)算出 : AT89C51 單片機(jī)性能 其引腳如圖 36: 圖 36 AT89C51 的引腳圖 AT89C51 是一個(gè)內(nèi)含 4K 字節(jié)可編程可擦除的快閃存儲(chǔ)器 (Flash Memory)和128 個(gè)字節(jié) RAM。 (3)在被測(cè)脈沖的上沿到來時(shí)， CONTRL2 的 PUL 端輸出高電平，標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。 (3)預(yù)置門定時(shí)結(jié)束信號(hào)把 CONTRL的 START端置為低電平 (由單片機(jī)來完成 )，在被測(cè)信號(hào)的下一個(gè)脈沖的上沿到來時(shí)， CNT1 停止計(jì)數(shù)，同時(shí)關(guān)斷 CNT2 對(duì) fs的計(jì)數(shù)。CHOICE=0 自校。 (3)測(cè)頻標(biāo)準(zhǔn)頻率 50MHz 信號(hào)由晶體振蕩源電路提供。 （ 6）數(shù)碼顯示模塊。 （ 2）測(cè)頻電路。設(shè) FX 為整形后的被測(cè)信號(hào)， FS 為基準(zhǔn)頻率信號(hào)，若在一次預(yù)置門高電平脈寬時(shí)間內(nèi)被測(cè)信 號(hào)計(jì)數(shù)值為 Nx,基準(zhǔn)頻率計(jì)數(shù)值為 Ns，則有 : FX= (FS/Ns) Nx 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的改變而改變，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)測(cè)頻區(qū)域內(nèi)保持恒定的測(cè)試精度。有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已裝入開發(fā)工具軟件，設(shè)計(jì)人員無須手工優(yōu)化自己的設(shè)計(jì)，因此設(shè)計(jì)速度非常快。目前最常用的 IEEE 標(biāo)準(zhǔn)硬件描述語言有 VHD L和 VerilogHDL。現(xiàn)在數(shù)字系統(tǒng)設(shè)計(jì)依靠手工已經(jīng)無法滿足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)上采用 EDA 技術(shù)完成。 ◆ 支持 MPU 、 MCU 模仿下載配置時(shí)序?yàn)?FPGA 配置 可編程邏輯器件 FPGA的基本結(jié)構(gòu) 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大。同時(shí)， 消除了對(duì)被測(cè)信號(hào)計(jì)數(shù)產(chǎn)生的誤差，測(cè)量精度大大提高，而且達(dá)到了在整個(gè)頻段的等精度測(cè)量。數(shù)字式頻率計(jì)的測(cè)量原理有兩類：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。 將單片機(jī) AT89C51 的控制靈活性及 FPGA 芯片的可編程性相結(jié)合，采用十進(jìn)制數(shù)字顯示，實(shí)現(xiàn)了測(cè)量 信號(hào)的頻率、周期等基本功 能 。1．概 述 等精度頻計(jì)的簡(jiǎn)介和意義 頻率檢測(cè)是電子測(cè)量領(lǐng)域的最基本也是最重要的測(cè)量之一 , 頻率信號(hào)抗干擾強(qiáng) ,易于傳輸 , 可以獲得較高的測(cè)量精度 , 所以測(cè)頻率方法的研究越來越受到重視 , 本 設(shè)計(jì)是基于 FPGA 等精度率數(shù)字頻率計(jì) ,采用 等精度 測(cè)頻原理。在實(shí)用系統(tǒng)中，多數(shù)情況下必須由 FPGA 主動(dòng)引導(dǎo)配置操作過程，這時(shí) FPGA 將主動(dòng)從外專用存儲(chǔ)芯片中獲得配置數(shù)據(jù)，而此芯片的 FPGA 配置是用普通編程器將設(shè)計(jì)所得的 POF 格式的文件燒錄進(jìn)去的。也可以實(shí)現(xiàn)無生產(chǎn)線集成電路設(shè)計(jì)公司的運(yùn)作。硬件描述語言突出優(yōu)點(diǎn)是：語言的公開可利用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的描述能力；便 于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。從早期的 A＋ PLUS、 MAX＋ PLUS 發(fā)展到 目前的 MAX＋ PLUSⅡ、 Quartus、 QuartusⅡ。這種測(cè)量方式的精度隨被測(cè)信號(hào)頻率的變化而變化。CPLD/FPGA 完成各種測(cè)試功能 :鍵盤控制命令通過一片 74LS165 并入串出移位寄存器讀入單片機(jī)，實(shí)現(xiàn)測(cè)頻、測(cè)寬及脈測(cè)占空比等功能，單片機(jī)從 CPLD/FPGA 讀回計(jì)數(shù)數(shù)據(jù) 并進(jìn)行運(yùn)算，向顯示電路輸出測(cè)量結(jié)果 :顯示器電路采用七段 LED 動(dòng)態(tài)顯示，由 8 個(gè)芯片 74LS164 分別驅(qū)動(dòng)數(shù)碼管。安排單片機(jī)的 P0 口直接讀取測(cè)量數(shù)據(jù)， P2口向 FPDA發(fā)控制命令。 P3 口為 LED 的串行顯示控制口。當(dāng) TF=1 時(shí) CLRTRIG 的上跳沿將啟動(dòng) CNT2，進(jìn)行脈寬測(cè)試計(jì)數(shù)。 (7) SEL〔 2. 0〕 (P2. 2, P2. 1, P2. 0):計(jì)數(shù)值讀出選通控制。 脈沖寬度測(cè)量和占空比測(cè) 量模塊設(shè)計(jì) 根據(jù)上述脈寬測(cè)量原理，設(shè)計(jì)如圖 35(CONTRL2)所示的電路原理示意圖。ENDD 輸出高電平以便通知單片機(jī)測(cè)量計(jì)數(shù)已經(jīng)結(jié)束 。當(dāng) P1 口的管腳輸入數(shù)據(jù)時(shí)，應(yīng)先把口置 ’ 1’ 。當(dāng) P3 口寫入‘ 1’后，被內(nèi)部上拉為高電平，并用作輸入。 CS=0 時(shí)，等精度測(cè)頻 。 (8) SSO, SSI:計(jì)數(shù)位讀出選通控制。將鍵盤值讀入單片機(jī)，從而實(shí)現(xiàn)對(duì)鍵盤動(dòng)態(tài)掃描，實(shí)時(shí)將鍵盤命令交單片機(jī)處理。 圖 39顯示電路 FPGA 模塊的頂層設(shè)計(jì) 在本測(cè)頻系統(tǒng)中，對(duì)標(biāo)準(zhǔn)頻率信號(hào)和被測(cè)信號(hào)進(jìn)行測(cè)試功能的工作由 FPDA來完成。并將 CS (P1. 3)置零，即為選擇測(cè)頻。具體程序見附錄。單片機(jī)讀入測(cè)頻計(jì)數(shù)結(jié)果后，還要根據(jù)等精度測(cè)頻原理進(jìn)行計(jì)算，才能得到最終的測(cè)量結(jié)果。 START, CLRTRIQ FSTD, TF: IN STD 少 OGIC。 END COMPONENT FIN。 ENDD, PUL: OUT STD_ LOGIC)。 SIGNAL Q I, Q2: STD_ LOGIC_ VECTOR(31 DOWNTO 0)。 CONT1:CNT PORT MAP(CLK=CLK1， CLR=CLRC, Q=Q 1)。 ENTITY CNT IS PORT(CLK, CLR: IN STD LOGIC。1’THEN CNT=CNT+1。 CLK1, EEND, CLK2, CLRC: OUT STD_ LOGIC)。EVENTAND FIN=39。 CLK2=FSDAND 1。 ARCHITECTURE ART OFCCONTRL2 IS SIGNAL : STD_ LOGIC_ VECTOR(3 DOWNTO 1)。 ELSE F2=NOT FIN。 END PROCESS。EVENTAND C0=1 I39。 ELSIF AO39。 THEN (3)=39。 END PROCESS。 END ARCHITECTURE RTL。 THEN CLKOUT=CLK2。 FL1: MOV A, P0 MOV R0, A INC R0 MOV A, P2 INC A。 RET 。 PLI: MOV A, PO MOV R0, A DEC RO MOV A, P2 INC A MOV P2, A DJNZ R3, PL 1 LJMP NEXT6 PL2: MOV R0, 57H MOV R3, 04H PL3: MOV A, P0 MOV R0, A DEC R0 MOV A, P2 INC A MOV P2, A DJNZ R31 PL3’ LOPP 1: MOV R0, A INC RO DJNZ R7, LOPPI MOV R7, 18H LOOP4: MOVRI, 20H MOV R6, 03H CLR C LOPP2: MOV A, R1 RLC A MOV R1, A INC R 1 DJNZ R6, LOPP2 MOV R5, 04H MOV R0, 23H LOOP3: MOVA, R0 ADDC A, R0 DA A MO