【正文】 重構(gòu)正弦波。相位累加器在基準時鐘作用下，進行線性相位累加，當相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是 DDS 信號的一個頻率周期。這樣，輸出 頻率的計算公式為： 9( * 2 51 1 ) * 3outFM?? (32) 8 其中， M 為頻率控制字。 9 圖 6 兩相信號發(fā)生器 EDA電路 圖 6中， FWORD 為 8位頻率控制字， PWORD 為 8位相位控制字（ FWOR、 PWORD 接單片機I/O 口，具體內(nèi)容見軟件部分設(shè)計報告）。 輸入可有 28（ =256） 個不同的二進制組態(tài)，輸出為 256 個電壓之一，即輸出電壓不是整個電壓范圍內(nèi)任意值， 只能是 256 個可能值 中的一個。引腳圖如圖 9所示。受177。 圖 12 等精度頻率計結(jié)構(gòu)圖 測頻開始前，首先發(fā)出一個清零信號 CLR，使兩個計數(shù)器和 D 觸發(fā)器置 0，同時 D 觸發(fā)器通過信號 ENA，禁止兩個計數(shù)器計數(shù)，這是一個初始化操作。 圖 14 為測頻模塊 電路 圖，具體 VHDL 設(shè)計見附錄 七 ，新增的兩個引腳為 SPUL 和 EEND。 仿真波形中 TCLK 和 BCLK 的周期分別設(shè)置為 10us 和 500ns。由圖 17 可見，當 CL=‘ 1’， TCLK 的高電平脈沖到來時，即啟動了 BZH進行計數(shù)，而在 TCLK 的低電平到來時停止計數(shù)，狀態(tài)信號 EEND 則由低電平變?yōu)楦唠娖剑嬖V單片機計數(shù)結(jié)束。因此，在比較器輸出又加上了一個 的穩(wěn)壓二極管 ，使比較輸出的電壓適合 FPGA 的端口測量 。具體電路圖 及仿真結(jié)果 如圖 18 和圖 19所示。 相位差 17 圖 20 測相位差模塊電路 圖 21所示為測相位差模塊的波形 仿真 圖。時鐘 CLK 接 20MHz 晶體振蕩器， Fin 接待測信號 。在 A信號的第一個上升沿到來時，若 D觸發(fā)器輸出為‘ 0’，則 A超前 B,反之 A滯后 B。 20176。 87176。 頻率、周期測量模塊測試及分析 此模塊中頻率測試可以直接測量兩相信號發(fā) 生器任一相輸出信號，也可以測其他信號源。 83176。 150176。 25 第 九 章 結(jié)論 論文根據(jù)等精度頻率、相位測試原理 ,設(shè)計出了具有高精度、高穩(wěn)定性的頻率、周期、相位測試儀。導(dǎo)致輸出頻率過低主要是受 所選擇的 DA 限制，系統(tǒng)選擇 DAC0832，轉(zhuǎn)換速度較慢，適合低頻 。不過由于我們沒有使用 51單片機核的經(jīng)驗，一開始就沒有選擇使用 51 核。 26 第 十 章 致謝 本設(shè)計是在導(dǎo)師譚敏副教授的精心指導(dǎo)下完成的，在這近半年的畢業(yè)設(shè) 計過程中，導(dǎo)師深邃的專業(yè)眼光、嚴謹?shù)闹螌W(xué)態(tài)度和兢兢業(yè)業(yè)的工作作風使我受益匪淺，導(dǎo)師的教誨與啟迪使我受益終身。 USE 。 USE 。 THEN —— 時鐘到來時，鎖存輸入數(shù)據(jù) DOUT = DIN。 B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 lpm_type : STRING。 PORT ( clock0 : IN STD_LOGIC 。 USE 。 起始計數(shù)標志信號 32 EEND : OUT STD_LOGIC。 待測頻率時鐘時鐘 CLR : IN STD_LOGIC。 BEGIN q = sub_wire0(7 DOWNTO 0)。 outdata_reg_a : STRING。 clock_enable_output_a : STRING。 LIBRARY altera_mf。EVENT AND LOAD = 39。 END behav。 附錄 三 8 位加法器設(shè)計（ VHDL） LIBRARY IEEE。 END REG28B。 END ADDER28B。 同時感謝我系電子教研室全體老師們的全力支持和幫助。在實物制作時我們遇到了很多的問題，有時候一個問題我們調(diào)試了一個星期才解決掉。其實若要節(jié)省系統(tǒng)資源，這兩個模塊可以合為一個模塊。為了得到兩相便于系統(tǒng)測量的信號源，我們又設(shè)計制作了一個兩相信號發(fā)生器，根據(jù) DDS 設(shè)計原理，結(jié)合 DA 轉(zhuǎn)換技術(shù)、巴特沃思低通濾 波器、電平移位和波形放大等處理，使輸出的兩相信號在頻率為 66Hz～ 17kHz、相位差為 0～ 360176。 從表 4 中的數(shù)據(jù)分析可知，相位差測量模塊的測量范圍為 0～ 360176。 359176。 24 相位 差 測量模塊測試及分析 相位 差 測試信號源為兩相信號發(fā)生器輸出的兩路信號，只要對兩路信號預(yù)置不同的相位差，即可測到不同的相位差數(shù)據(jù)。 356176。 301176。 具體軟件設(shè)計 流程圖如圖 25所示。 從圖中可以看到，除了系統(tǒng)設(shè)計的三個模塊外還增加了一個 2 選 1 和一個 18 選 9 的多路選擇器 ，使用同一個控制端 SELCT 控制 。 圖 21 測相位差模塊仿真波形 相位差 18 第六章 系統(tǒng) 總電路圖設(shè)計 模擬電路設(shè)計 本設(shè)計的模擬電路設(shè)計主要有數(shù)模轉(zhuǎn)換電路、 低通濾波器、 電平移位電路、幅值放大電路以及過零比較電路五部分。它正好等于輸出信號的占空比乘以 360176。 D3 為 穩(wěn)壓二極管。轉(zhuǎn)化電路我們選擇過零比較電路 [2]，使用低噪聲高速精密運算放大器 OP37 作為比較電路的主芯片。 圖 15 等精度頻率計測頻時序圖 圖 16 中，取 SPUL=‘ 0’ 時，系統(tǒng)被允許進行脈寬測試。 從圖 15 可以看出， SPUL=‘ 1’時，系統(tǒng)進行等精度測頻。由圖 13 可見， CL 的寬度和發(fā)生的時間都不會影響計數(shù)使能信號（ START）允許計數(shù)的周期總是恰好等于待測信號 TCLK 的完整周 13 期數(shù)這樣一個事實，這正是確保 TCLK 在任何頻率條件下都能保持恒定精度的關(guān)鍵。 等精度測頻原理 [3]可以簡單地用圖 12和波形圖 13 來說明。 圖 9 OP27 引腳圖 11 圖 10 四階巴特沃思低通濾波器 電平移位及放大模塊設(shè)計 正弦信號發(fā)生器通過 D/A、濾波后的輸出波形的幅值全都大于零，因此要設(shè)計一波形移位電路 使波形正負幅值相等 ，波形移位原理 [2]如下圖 11。工作電源電壓最大為177。從仿真結(jié)果知，頻率輸出每隔 70 讀取一個數(shù)據(jù)，第二相輸出 超 前第一項 41 個數(shù)據(jù)。 具體設(shè)計框圖如圖 5 所示。另外， DDS 的相位是連續(xù)變化的，形成的信號具有良好的頻譜，這是傳統(tǒng)的直接頻率合成方法無法實現(xiàn)的。 7 圖 4 DDS基本結(jié)構(gòu) 圖 4所示的 DDS基本原理組成框圖結(jié)構(gòu)特點如下：其中 clk來自為高穩(wěn)性晶振或由 PLL提供，用于提供 DDS 各種部件的同步工作。時鐘頻率 fclk輸入地址發(fā)生計數(shù)器和寄存器 ，地址計數(shù)器所選中的 ROM 地址的內(nèi)容被鎖入寄存器，寄存器的輸出經(jīng) DAC恢復(fù)成連續(xù)信號，即由各個臺階重構(gòu)的正弦波，若相位精度 n 比較大，則重構(gòu)的正弦波經(jīng)適當平滑后失真很小。測頻采用等精度測量方法，將待測信號與標準信號同時計數(shù)，在預(yù)置時間結(jié)束后對其進行比較、運算，最終算得頻率值。 設(shè) T為標準時鐘周期， N為計數(shù)器的計數(shù)值， t為 兩信號的相位 時間差，則 t=NT,再根據(jù)相位與時間的關(guān)系，可推出相位12 * 3 6 0xtT? ? ?? ? ?，其中 Tx 為被測信號周期， 1? 、 2?分別為兩信號初相位。被測信號的下一個上升沿到來時，兩個計數(shù)器同時停止計數(shù)，兩個計數(shù)器的工作時間 Tw 恰好為被測信號周期的整數(shù)倍。獲陜西省第二屆技術(shù)成果交易洽談會金牌獎；中國發(fā)明協(xié)會第六屆全國明發(fā)展覽會銀牌獎。而價格只相當國外同檔儀器價格的 1/2 和 1/18。日常工作中，用它來測量 VF/VHF/UHF 頻段的頻率，也十分方便和準確。說到用單片機設(shè)計的頻率計，這里說一下單片頻率計頻率計 ICM7216D。 相位測試儀在工業(yè)領(lǐng)域中是經(jīng)常用到的一般測量工具，比如在電力系統(tǒng)中電網(wǎng)并網(wǎng)合閘時，要求兩電網(wǎng)的電信號相同，這就要求精確的測量兩工頻 信號之間的相位差。, the error is constant within less than 1 176。 ，將經(jīng)過處理后的兩路同頻率且具有一定相位差的脈沖信號轉(zhuǎn)換為一路同頻率且具有一定占空比的脈沖波，此信號的占空比與兩路信號的相位差成正比，此時只要計數(shù)標準信號的正脈寬數(shù)和負脈寬數(shù)即可計算此信號的占空比，再將其乘以 360176。它們的主要內(nèi)容如下： 定相位差的信號源，它的設(shè)計主要是基于 DDS 技術(shù)，通過 DA 轉(zhuǎn)換、電平移位、波形放大等一系列處理，使生成 的兩路信號穩(wěn)定、平滑、不失真的輸出。頻率和相位差的預(yù)置可以通過單片機來實現(xiàn)。即可得到兩路信號的相位差，最后將測量結(jié)果顯示在 LCD 上。. Keywords: FPGA； DDS； equal precision ； frequency； cycle； phase III 目 錄 第一章 背景介紹 ............................................................................................................. 1 概述 ................................................................................................................... 1 課題選擇意義 ..................................................................................................... 1 國內(nèi)外研究狀況 ................................................................................................. 2 第二章 測量原理及方法 ................................................................................................... 3 頻率測量方法 ..................................................................................................... 3 相位測量方法 ..................................................................................................... 3 系統(tǒng)設(shè)計 ............................................................................................................ 4 第三章 兩相信號發(fā)生器的設(shè)計與實現(xiàn) .............................................................................. 6 DDS原理 ............................................................................................................ 6 兩相信號發(fā)生器 EDA設(shè)計及實現(xiàn) ......................................................................... 7 兩相信號發(fā)生器頂層設(shè)計 ......................................................................... 8 兩相信號發(fā)生器各底層模塊設(shè)計 .............................................................. 8 兩相信號發(fā)生器頂層 EDA設(shè)計 .................................................................. 8 數(shù)模轉(zhuǎn)換 ............................................................................................................ 9 濾波電路設(shè)計 .........