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基于fpga的頻率計(jì)相位計(jì)設(shè)計(jì)-wenkub.com

2024-11-13 21:56 本頁面
   

【正文】 起始計(jì)數(shù)標(biāo)志信號(hào) 32 EEND : OUT STD_LOGIC。 待測(cè)頻率時(shí)鐘時(shí)鐘 CLR : IN STD_LOGIC。 USE 。 BEGIN q = sub_wire0(7 DOWNTO 0)。 PORT ( clock0 : IN STD_LOGIC 。 outdata_reg_a : STRING。 lpm_type : STRING。 clock_enable_output_a : STRING。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 LIBRARY altera_mf。 END PROCESS。EVENT AND LOAD = 39。 DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END behav。 B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 附錄 三 8 位加法器設(shè)計(jì)( VHDL) LIBRARY IEEE。 THEN —— 時(shí)鐘到來時(shí),鎖存輸入數(shù)據(jù) DOUT = DIN。 END REG28B。 USE 。 END ADDER28B。 USE 。 同時(shí)感謝我系電子教研室全體老師們的全力支持和幫助。 26 第 十 章 致謝 本設(shè)計(jì)是在導(dǎo)師譚敏副教授的精心指導(dǎo)下完成的,在這近半年的畢業(yè)設(shè) 計(jì)過程中,導(dǎo)師深邃的專業(yè)眼光、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和兢兢業(yè)業(yè)的工作作風(fēng)使我受益匪淺,導(dǎo)師的教誨與啟迪使我受益終身。在實(shí)物制作時(shí)我們遇到了很多的問題,有時(shí)候一個(gè)問題我們調(diào)試了一個(gè)星期才解決掉。不過由于我們沒有使用 51單片機(jī)核的經(jīng)驗(yàn),一開始就沒有選擇使用 51 核。其實(shí)若要節(jié)省系統(tǒng)資源,這兩個(gè)模塊可以合為一個(gè)模塊。導(dǎo)致輸出頻率過低主要是受 所選擇的 DA 限制,系統(tǒng)選擇 DAC0832,轉(zhuǎn)換速度較慢,適合低頻 。為了得到兩相便于系統(tǒng)測(cè)量的信號(hào)源,我們又設(shè)計(jì)制作了一個(gè)兩相信號(hào)發(fā)生器,根據(jù) DDS 設(shè)計(jì)原理,結(jié)合 DA 轉(zhuǎn)換技術(shù)、巴特沃思低通濾 波器、電平移位和波形放大等處理,使輸出的兩相信號(hào)在頻率為 66Hz~ 17kHz、相位差為 0~ 360176。 25 第 九 章 結(jié)論 論文根據(jù)等精度頻率、相位測(cè)試原理 ,設(shè)計(jì)出了具有高精度、高穩(wěn)定性的頻率、周期、相位測(cè)試儀。 從表 4 中的數(shù)據(jù)分析可知,相位差測(cè)量模塊的測(cè)量范圍為 0~ 360176。 150176。 359176。 83176。 24 相位 差 測(cè)量模塊測(cè)試及分析 相位 差 測(cè)試信號(hào)源為兩相信號(hào)發(fā)生器輸出的兩路信號(hào),只要對(duì)兩路信號(hào)預(yù)置不同的相位差,即可測(cè)到不同的相位差數(shù)據(jù)。 頻率、周期測(cè)量模塊測(cè)試及分析 此模塊中頻率測(cè)試可以直接測(cè)量?jī)上嘈盘?hào)發(fā) 生器任一相輸出信號(hào),也可以測(cè)其他信號(hào)源。 356176。 87176。 301176。 20176。 具體軟件設(shè)計(jì) 流程圖如圖 25所示。在 A信號(hào)的第一個(gè)上升沿到來時(shí),若 D觸發(fā)器輸出為‘ 0’,則 A超前 B,反之 A滯后 B。 從圖中可以看到,除了系統(tǒng)設(shè)計(jì)的三個(gè)模塊外還增加了一個(gè) 2 選 1 和一個(gè) 18 選 9 的多路選擇器 ,使用同一個(gè)控制端 SELCT 控制 。時(shí)鐘 CLK 接 20MHz 晶體振蕩器, Fin 接待測(cè)信號(hào) 。 圖 21 測(cè)相位差模塊仿真波形 相位差 18 第六章 系統(tǒng) 總電路圖設(shè)計(jì) 模擬電路設(shè)計(jì) 本設(shè)計(jì)的模擬電路設(shè)計(jì)主要有數(shù)模轉(zhuǎn)換電路、 低通濾波器、 電平移位電路、幅值放大電路以及過零比較電路五部分。 相位差 17 圖 20 測(cè)相位差模塊電路 圖 21所示為測(cè)相位差模塊的波形 仿真 圖。它正好等于輸出信號(hào)的占空比乘以 360176。具體電路圖 及仿真結(jié)果 如圖 18 和圖 19所示。 D3 為 穩(wěn)壓二極管。因此,在比較器輸出又加上了一個(gè) 的穩(wěn)壓二極管 ,使比較輸出的電壓適合 FPGA 的端口測(cè)量 。轉(zhuǎn)化電路我們選擇過零比較電路 [2],使用低噪聲高速精密運(yùn)算放大器 OP37 作為比較電路的主芯片。由圖 17 可見,當(dāng) CL=‘ 1’, TCLK 的高電平脈沖到來時(shí),即啟動(dòng)了 BZH進(jìn)行計(jì)數(shù),而在 TCLK 的低電平到來時(shí)停止計(jì)數(shù),狀態(tài)信號(hào) EEND 則由低電平變?yōu)楦唠娖?,告訴單片機(jī)計(jì)數(shù)結(jié)束。 圖 15 等精度頻率計(jì)測(cè)頻時(shí)序圖 圖 16 中,取 SPUL=‘ 0’ 時(shí),系統(tǒng)被允許進(jìn)行脈寬測(cè)試。 仿真波形中 TCLK 和 BCLK 的周期分別設(shè)置為 10us 和 500ns。 從圖 15 可以看出, SPUL=‘ 1’時(shí),系統(tǒng)進(jìn)行等精度測(cè)頻。 圖 14 為測(cè)頻模塊 電路 圖,具體 VHDL 設(shè)計(jì)見附錄 七 ,新增的兩個(gè)引腳為 SPUL 和 EEND。由圖 13 可見, CL 的寬度和發(fā)生的時(shí)間都不會(huì)影響計(jì)數(shù)使能信號(hào)( START)允許計(jì)數(shù)的周期總是恰好等于待測(cè)信號(hào) TCLK 的完整周 13 期數(shù)這樣一個(gè)事實(shí),這正是確保 TCLK 在任何頻率條件下都能保持恒定精度的關(guān)鍵。 圖 12 等精度頻率計(jì)結(jié)構(gòu)圖 測(cè)頻開始前,首先發(fā)出一個(gè)清零信號(hào) CLR,使兩個(gè)計(jì)數(shù)器和 D 觸發(fā)器置 0,同時(shí) D 觸發(fā)器通過信號(hào) ENA,禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù),這是一個(gè)初始化操作。 等精度測(cè)頻原理 [3]可以簡(jiǎn)單地用圖 12和波形圖 13 來說明。受177。 圖 9 OP27 引腳圖 11 圖 10 四階巴特沃思低通濾波器 電平移位及放大模塊設(shè)計(jì) 正弦信號(hào)發(fā)生器通過 D/A、濾波后的輸出波形的幅值全都大于零,因此要設(shè)計(jì)一波形移位電路 使波形正負(fù)幅值相等 ,波形移位原理 [2]如下圖 11。引腳圖如圖 9所示。工作電源電壓最大為177。 輸入可有 28( =256) 個(gè)不同的二進(jìn)制組態(tài),輸出為 256 個(gè)電壓之一,即輸出電壓不是整個(gè)電壓范圍內(nèi)任意值, 只能是 256 個(gè)可能值 中的一個(gè)。從仿真結(jié)果知,頻率輸出每隔 70 讀取一個(gè)數(shù)據(jù),第二相輸出 超 前第一項(xiàng) 41 個(gè)數(shù)據(jù)。 9 圖 6 兩相信號(hào)發(fā)生器 EDA電路 圖 6中, FWORD 為 8位頻率控制字, PWORD 為 8位相位控制字( FWOR、 PWORD 接單片機(jī)I/O 口,具體內(nèi)容見軟件部分設(shè)計(jì)報(bào)告)。 具體設(shè)計(jì)框圖如圖 5 所示。這樣,輸出 頻率的計(jì)算公式為: 9( * 2 51 1 ) * 3outFM?? (32) 8 其中, M 為頻率控制字。另外, DDS 的相位是連續(xù)變化的,形成的信號(hào)具有良好的頻譜,這是傳統(tǒng)的直接頻率合成方法無法實(shí)現(xiàn)的。相位累加器在基準(zhǔn)時(shí)鐘作用下,進(jìn)行線性相位累加,當(dāng)相位累加器加滿量時(shí)就會(huì)產(chǎn)生一次溢出,這樣就完成了一個(gè)周期,這個(gè)周期也就是 DDS 信號(hào)的一個(gè)頻率周期。 7 圖 4 DDS基本結(jié)構(gòu) 圖 4所示的 DDS基本原理組成框圖結(jié)構(gòu)特點(diǎn)如下:其中 clk來自為高穩(wěn)性晶振或由 PLL提供,用于提供 DDS 各種部件的同步工作。用時(shí)鐘頻率 fp 依次讀 取數(shù)字相位圓周上各點(diǎn),這里數(shù)字值作為地址,讀出 相應(yīng)的 ROM 中的值(正弦波的幅度) ,然后經(jīng) DAC 重構(gòu)正弦波。時(shí)鐘頻率 fclk輸入地址發(fā)生計(jì)數(shù)器和寄存器 ,地址計(jì)數(shù)器所選中的 ROM 地址的內(nèi)容被鎖入寄存器,寄存器的輸出經(jīng) DAC恢復(fù)成連續(xù)信號(hào),即由各個(gè)臺(tái)階重構(gòu)的正弦波,若相位精度 n 比較大,則重構(gòu)的正弦波經(jīng)適當(dāng)平滑后失真很小。其電路系統(tǒng) 具有較高的頻率分辨率,可以實(shí)現(xiàn)頻 率的快速切換,并且在頻率切換時(shí)能保持相位的連續(xù),很容易實(shí)現(xiàn)頻率、相位、幅度的數(shù)字調(diào)制。測(cè)頻采用等精度測(cè)量方法,將待測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)同時(shí)計(jì)數(shù),在預(yù)置時(shí)間結(jié)束后對(duì)其進(jìn)行比較、運(yùn)算,最終算得頻率值。一旦計(jì)數(shù)器的開始計(jì)數(shù)和停止計(jì)數(shù)控制不當(dāng),都會(huì)給測(cè)試結(jié)果帶來很大誤差;同時(shí)要把握好單片機(jī)的算法設(shè)計(jì),盡量將誤差減到最小。 設(shè) T為標(biāo)準(zhǔn)時(shí)鐘周期, N為計(jì)數(shù)器的計(jì)數(shù)值, t為 兩信號(hào)的相位 時(shí)間差,則 t=NT,再根據(jù)相位與時(shí)間的關(guān)系,可推出相位12 * 3 6 0xtT? ? ?? ? ?,其中 Tx 為被測(cè)信號(hào)周期, 1? 、 2?分別為兩信號(hào)初相位。常用的測(cè)量相位差的方法有直接測(cè)量法、 相位差 電壓轉(zhuǎn)換法、相位差 時(shí)間轉(zhuǎn)換法、 零示法等。被測(cè)信號(hào)的下一個(gè)上升沿到來時(shí),兩個(gè)計(jì)數(shù)器同時(shí)停止計(jì)數(shù),兩個(gè)計(jì)數(shù)器的工作時(shí)間 Tw 恰好為被測(cè)信號(hào)周期的整數(shù)倍。這種方法在低頻段的相對(duì)誤差較大,所以當(dāng)測(cè)量低頻信號(hào)時(shí),采用周期測(cè)量法,即對(duì)一個(gè)周期進(jìn)行計(jì)時(shí),再將其取倒即可得到頻率。獲陜西省第二屆技術(shù)成果交易洽談會(huì)金牌獎(jiǎng);中國發(fā)明協(xié)會(huì)第六屆全國明發(fā)展覽會(huì)銀牌獎(jiǎng)。與國內(nèi)外同類儀器相比,它在測(cè)量精度等方面均達(dá)到國外同類設(shè)備的先進(jìn)水平,而且性能價(jià)格比遠(yuǎn)遠(yuǎn)優(yōu)于國外同類型儀器。而價(jià)格只相當(dāng)國外同檔儀器價(jià)格的 1/2 和 1/18。模塊相對(duì)獨(dú)立,維修方便,主要通過更換模塊進(jìn)行。日常工作中,用它來測(cè)量 VF/VHF/UHF 頻段的頻率,也十分方便和準(zhǔn)確。其基本的測(cè)頻范圍為 DC 至 10MHz,若加預(yù)置的分頻電路,則上限頻率可達(dá) 40MHz 或 100MHz,單片頻率計(jì) ICM7216D 只要加上晶振、量程選擇、 LED 顯示器等少數(shù)器件即可構(gòu)成一個(gè) DC至 40MHz 的微型頻率計(jì),可用于頻率測(cè)量、機(jī)械轉(zhuǎn)速測(cè)量等方面的應(yīng)用。說到用單片機(jī)設(shè)計(jì)的頻率計(jì),這里說一下單片頻率計(jì)頻率計(jì) ICM7216D。在電子技術(shù)中這一點(diǎn)表現(xiàn)的尤為突出,人們?cè)谠O(shè)計(jì)電路時(shí),都趨向于用盡可能少的硬件來實(shí)現(xiàn) ,并且盡力把以前由硬件實(shí)現(xiàn)的功能部分 , 通過軟件來解決。 相位測(cè)試儀在工業(yè)領(lǐng)域中是經(jīng)常用到的一般測(cè)量工具,比如在電力系統(tǒng)中電網(wǎng)并網(wǎng)合閘時(shí),要求兩電網(wǎng)的電信號(hào)相同,這就要求精確的測(cè)量?jī)晒ゎl 信號(hào)之間的相位差。其優(yōu)點(diǎn)在于硬件簡(jiǎn)單、適應(yīng)性強(qiáng)而且精度明顯高于一般的模擬式測(cè)量。, the error is constant within less than 1 176。 。 ,將經(jīng)過處理后的兩路同頻率且具有一定相位差的脈沖信號(hào)轉(zhuǎn)換為一路同頻率且具有一定占空比的脈沖波,此信號(hào)的占空比與兩路信號(hào)的相位差成正比,此時(shí)只要計(jì)數(shù)標(biāo)準(zhǔn)信號(hào)的正脈寬數(shù)和負(fù)脈寬數(shù)即可計(jì)算此信號(hào)的占空比,再將其乘以 360176。 ,等精度頻率計(jì)不但具有較高的測(cè)量精度,且在整個(gè)頻率區(qū)域內(nèi)能保持恒定的測(cè)量精度。它們的主要內(nèi)容如下: 定相位差的信號(hào)源,它的設(shè)計(jì)主要是基于 DDS 技術(shù),通過 DA 轉(zhuǎn)換、電平移位、波形放大等一系列處理,使生成 的兩路信號(hào)穩(wěn)定、平滑、不失真的輸出。 學(xué)校代碼: 11509 學(xué) 號(hào): 0605071029 Hefei University 畢業(yè)論文(設(shè)計(jì)) B A C HE L OR D I SSE RTAT I ON 論文題目: 基于 FPGA 設(shè)計(jì)頻率、周期及相位差測(cè)量的多功能計(jì)數(shù)器( 硬件 ) 學(xué)位類別: 工 學(xué) 學(xué) 士 學(xué)科專業(yè): 電子信息工程專業(yè) 作者姓名: 張 悅 龍 導(dǎo)師姓名: 譚 敏 完成時(shí)間: 2020 年 5 月 27 日 I 基于 FPGA 設(shè)計(jì)頻率、周期及相位差測(cè)量的多功能計(jì)數(shù)器 —— 硬件部分 的 設(shè)計(jì)與實(shí)現(xiàn) 摘 要 本設(shè)計(jì)主要研究如何用 FPGA 來完成等精度頻率計(jì)、相位差測(cè)量?jī)x的設(shè)計(jì)。頻率和相位差的預(yù)置可以通過單片機(jī)來實(shí)現(xiàn)。通過在一段時(shí)間內(nèi)同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)和待測(cè)信號(hào)計(jì)數(shù)來計(jì)算待測(cè)信號(hào)的頻率和周期。即可得到兩路信號(hào)的相位差,最后將測(cè)量結(jié)果顯示在 LCD 上。 關(guān)鍵詞: FPGA; DDS;等精度;頻率;周期;相位 II FPGAbased design frequency, period and phase measurement of multicounter —— Design and implementation of hardware Abstract This design is mainly to study how to use FPGA to plete the design of equal precision cymometer and phase difference measuring instrument. This system use CycloneII ser
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