【文章內容簡介】 用到配置指定或配置說明。配置指定用于把例化元件和相應的實體－結構體 ―綁定 ‖起來，配置說明為大型設計提供配置管理的手段。 利用配置技術，可以選取不同的結構體，這樣就可以對同一設計任務進行多種配置的性能實驗，從而選取性能最優(yōu)的邏輯實現(xiàn)。 程序包：程序包是一個可編譯的 VHDL 源設計單元，建立一個程序包的目的是將公用的子程序，數(shù)據(jù)類型、常數(shù)以及編譯過的設計接口綜合起來，以備頂層調用。如果已經(jīng)在程序包中作了定義，并且在 VHDL 的設計的其他部分中想使用它們，就必須使用library 和 use 語句使它們成為可能。 庫：庫用來存放編譯結果，包括實體、結構體、配置、程序包，以便模擬時使用或被其它設計調用，達到資源共享的目的。 VHDL 語言設計方法 層次化的設計方法是軟件工程中的重要方法， VHDL 將其引入到硬件描述中，這就是自頂向下的設計（ TopDown）。自頂向下的設計是從系統(tǒng)級開始，將整個系統(tǒng)劃分為子模塊，然后對這些子模塊再進行進一步的劃分，一直這樣做下去，直到可以直接用庫中的元件來實現(xiàn)為止，如圖 所示 。 大學本科生畢業(yè)設計 第 8 頁 課件之家精心整理資料 歡迎你的欣賞 圖 目前，專用集成電路（ ASIC 的復雜度越來越高，這樣復雜的電路已不再是簡單的個人勞動，需要多人的分工協(xié)作 ) 這種自頂向下的設計方 法 ，使一個大型的系統(tǒng)設計分解為若干個可操 作 的模塊，并且可以對這些模塊分別進行模擬仿真 ， 由于設計的主要模擬仿真是在高層上實現(xiàn)的，所以能及早地發(fā)現(xiàn)系統(tǒng)中的錯誤并改正，提高設計的一次成功率，使得幾十萬甚至幾百萬門規(guī)模的大型數(shù)字系統(tǒng)的設計成為可能。 利用 VHDL 語言開發(fā)的優(yōu)點 VHDL 語言能夠成為標 準化的硬件描述語言并獲得廣泛應用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： (1) VHDL 語言功能強大 , 設計方式多樣 VHDL 語言具有強大的語言結構 , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復雜的硬件電路。同時 , 它還具有多層次的電路設計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言設計方法靈活多樣 , 既支持自頂向下的設計方式 , 也 支持自底向上的設計方法 。 既支持模塊化設計方法 , 也支持層次化設計方法。 (2) VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結構描述，系統(tǒng) 子功能塊 1 子功能塊 2 子功能塊 n 邏輯塊 11 邏輯塊 12 邏輯塊 1m 邏輯塊 21 邏輯塊 111 ...... ..... 大學本科生畢業(yè)設計 第 9 頁 課件之家精心整理資料 歡迎你的欣賞 也可以采用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這 樣便會給硬件描述帶來較大的自由度。 (3) VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4) VHDL 語言的設計描述與器件無關 采用 VHDL 語言描述硬件電路時 , 設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化 , 而不需要考慮其他 的問題。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。 (5) VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。在設計過程中 , 設計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計 , 而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設計中進行復用。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和 布線的標準硬件描述語言 , 因此它可以使設計成果在設計人員之間方便地進行交流和共享 , 從而減小硬件電路設計的工作量 , 縮短開發(fā)周期。 大學本科生畢業(yè)設計 第 10 頁 課件之家精心整理資料 歡迎你的欣賞 3 基于 VHDL 語言的數(shù)字頻率計設計 本設計 通過用 VHDL 語言實現(xiàn)數(shù)字頻率計， 用設計實例 具體說明如何采用層次化的設計方法來實現(xiàn)較大的數(shù)字系統(tǒng)，并強化了使用 VHDL 語言來實現(xiàn)數(shù)字系統(tǒng)設計的能力。該頻率計的設計要求是：頻率測量范圍為 ～ 16MHz；輸入信號為符合 TTL和 CMOS 電平要求的脈沖信號。整個設計在 ALTERA 公司的 FPGA 上實現(xiàn)。 用 FPGA實現(xiàn)數(shù)字頻率計 傳統(tǒng)的數(shù)字頻率計一般是由分離元件搭接而成。實際的硬件設計用到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，造成測量誤差 。 FPGA 是新型的可編程邏輯器件，能夠將大量的邏輯功能集成于一個單個器件中，它所提供的門數(shù)從幾百門到上百萬門，可以滿足不同的需要。因此用 FPGA 來實現(xiàn)數(shù)字頻率計與以往的數(shù)字頻率計相比，有如下優(yōu)點： （ 1）集成度高。這是最顯著也是最重要的一個特點。很明顯，在一片 FPGA 里實現(xiàn)了數(shù)字頻率計的絕大部分功能，它的集成度遠遠超過了以往的數(shù)字頻率計。這對于系統(tǒng)的集成化很有益處。 （ 2）易于升級、換代 ，靈活適用于各種場合。由于數(shù)字頻率計最初的實現(xiàn)形式是用硬件描述語言寫成的程序，所以在外在的條件（如基準頻率的提高，基準頻率精度的提高）的允許下，只需對原程序作很小的改動，可以使數(shù)字頻率計的精度提高幾個數(shù)量級。同時對于頻率精度要求不高的場合，可以修改原程序，使之可以用較小的器件實現(xiàn)，從而降低系統(tǒng)的整體造價。這些都不需要變動系統(tǒng)硬件，只需修改原程序，選用相應的器件就可以實現(xiàn)。這是以往的數(shù)字頻率計 (由分離元件搭接而成的 )所無法實現(xiàn)的。 （ 3）符合系統(tǒng)芯片 （ SOC， System On A Chip）的發(fā)展要求。系 統(tǒng)芯片是 21 世紀微電子技術發(fā)展的重點，它從整個系統(tǒng)的角度出發(fā)，把處理機制、模型算法、芯片結構、各層次電路直至器件的設計緊密結合起來，在單個（或少數(shù)幾個）芯片上完成整個系統(tǒng)的功能。由于 SOC 設計能夠綜合并全盤考慮整個系統(tǒng)的各種情況，因此可以在同樣的工藝技術條件下實現(xiàn)更高性能的系統(tǒng)指標。若一個包含頻率測量的系統(tǒng)要想實現(xiàn) SOC，則首先要保證頻率測量系統(tǒng)要可以集成化，所以用 FPGA 實現(xiàn)數(shù)字頻率計是實現(xiàn)系統(tǒng)芯片的前提條件。 大學本科生畢業(yè)設計 第 11 頁 課件之家精心整理資料 歡迎你的欣賞 數(shù)字頻率計的系統(tǒng)設計 數(shù)字頻率計的測頻原理 頻率是周期信號在單位時間內的重復次數(shù)。可以對一個 周期信號發(fā)生的次數(shù)進行記數(shù)。頻率測量一般有測頻法與測周期法兩種基本方式： (1)測頻法：是由標準時鐘分頻產(chǎn)生 一 門控信號，在門控信號下對輸人信號進行計數(shù)，如圖 所示。設輸人信號頻率為 Fx， 門控信號有效電平時間為 T，在此有效電平時間內的計數(shù)值為 N，則輸人信號的頻率為： Fx=N/ T 。 (2)測周期法：是將輸人信號作為門控信號，在此門控信號下，對標準時鐘進行計數(shù)，如圖 所示。設輸人信號頻率為 Fx，標準時鐘頻率為 F，在門控信號（輸人信號）下的計數(shù)值為 N，測得輸人信號的頻率為： Fx=F/N 。 圖 測頻法原理 圖 測周期法原理 從上述原理可以看出，測頻法適合于測量頻率較高的信號的頻率，而測周期法用來測量低頻信號的頻率誤差較小，綜合采用這兩種方法可以有效地拓寬測量的 頻帶，并大幅度提高測量精度。所以本 設計采取的方法是高頻測頻率 ， 低頻測周期。 為了保證測量精度，把整個量程分為 4 段： 40Hz～ 16MHz 為高頻段， 1Hz～ 40Hz 為中頻段， ～ 1Hz 為低頻段， ～ 為超低頻段。除高頻段用直接計數(shù)的方法測量并提供 8 位整數(shù)外，其余各頻段均采用測量周期并倒數(shù)的方法測量，提供 3 位有效數(shù)字，用浮點數(shù)字顯示。 輸入信號 時鐘 輸入信號 閘門 大學本科生畢業(yè)設計 第 12 頁 課件之家精心整理資料 歡迎你的欣賞 數(shù)字頻率計系統(tǒng)功能分割 由于 FPGA 只能實現(xiàn)數(shù)字電路，因此輸入信號的處理部分不能用 FPGA 來實現(xiàn)，所以整形電路需另外實現(xiàn)外加。 本設計 考慮的處理方法是對輸入信號經(jīng)預處理及整形電路后整形為方波信號，預處理電路用來完成信號衰減或放大和濾波 。整形電路是一個過零比較電路，將外部的模擬信號轉換為方波信號。假定 本設計 FPGA 接受的都是經(jīng)過整形電路整形、變換后的規(guī)則的方波 信號，電壓幅值為 05V。 根據(jù)頻率計的測頻原理，可以把數(shù)字頻率計劃分為三個模塊：控制模塊、基準時間產(chǎn)生模塊和計數(shù)模塊，考慮到不同頻段采用不同的測量方法， 本設計 又把計數(shù)模塊分為高頻計數(shù)和低頻計數(shù)兩個模塊，然后加上進行求周期倒數(shù)及轉換為 BCD 碼的數(shù)據(jù)處理模塊，這樣整個數(shù)字頻率計系統(tǒng)根據(jù)各自功能和控制關系 共 分為五個模塊：高頻計數(shù)模塊、低頻計數(shù)模塊、基準時間產(chǎn)生模塊 、數(shù)據(jù)處理模塊 和中央控制模塊 ， 實現(xiàn)這個頻率計的結構原理框圖如圖 所示。 圖 結構原理框圖 基準時間產(chǎn)生模塊為低頻計數(shù)模塊提供計數(shù)的時鐘信號，并產(chǎn)生中央控制模塊內部邏輯的時鐘信號。中央控制模塊是整個系統(tǒng)的控制部分，它控制著系統(tǒng)的復位、測頻的開始，測頻結果的選擇輸出等。控制模塊接受從基準時間模塊產(chǎn)生的內部控制邏輯的時 中央控制器 顯示輸出 小數(shù)點 采樣指示 10Hz 低頻計數(shù) 高頻計數(shù) 基準時間產(chǎn)生 10Hz 100Hz 1000Hz count 1MHz時鐘 1s digitalHF 數(shù)據(jù)處理 digitalLF 被測信號 大學本科生畢業(yè)設計 第 13 頁 課件之家精心整理資料 歡迎你的欣賞 鐘信號，從而產(chǎn)生系統(tǒng)內的復位信號去復位其他模塊。中央控制模塊控制著高頻計數(shù)模塊的運作，從而控制著測頻的開始，它還控制著數(shù)據(jù)處理模塊的運作，從而控制著低頻計數(shù)模塊將計數(shù)的結果轉換為周期的倒數(shù)。高頻計數(shù)模塊和低頻計數(shù)模塊是整個測頻系統(tǒng)核心，它們接受中央控制單元產(chǎn)生的復位信號，清 除上一次計數(shù)結果，以便進行下一次計數(shù)。高頻計數(shù)模塊把計數(shù)的結果直接送到中央控制模塊用于顯示輸出。低頻計數(shù)模塊接受基準時間模塊產(chǎn)生的三個不同頻率的信號，用作低頻計數(shù)器里的時鐘信號，進行低頻計數(shù)。數(shù)據(jù)處理模塊接受中央控制模塊產(chǎn)生的置位信號，把從低頻計數(shù)模塊轉化的結果送到中央控制模塊用于顯示。 本設計 中將數(shù)字頻率計系統(tǒng)分為 5 個功能模塊，全部使用 VHDL 進行設計，各模塊功能描述如下 ： （ 1）基準時間產(chǎn)生 (ClockGen)模塊 基準時間產(chǎn)生 ClockGen(Clock Geater) 模塊利用輸入 1MHz標準 時基信號分頻得到 1000Hz 信號 clk1k, 100Hz 信號 clk100 和 10Hz 信號 clk10。這三個信號用作測量低頻信號周期的時 鐘 信號，以實現(xiàn)不同量程的需要。同時 10Hz 信號也 用 作內部控制邏輯的時鐘信號。在數(shù)字電路設計中，分頻器實際上就是一個加法器， t1000 為 1000 進制計數(shù)器， t 為 10 進制計數(shù)器。具體實現(xiàn)模塊如圖 所示。 圖 （ 2） 低頻計數(shù) (LowCnt)模塊 低頻計數(shù) LowCnt(Low frequency Counter)模塊是測量輸入信號單個周期長度的計時電路。其基本結構 由 3 個相同的 1000 進制計數(shù)器構成。這三個計數(shù)器分別接1000Hz,100Hz 和 10Hz 的時鐘信號 。在每一個測量周期里，第一次出現(xiàn)的被測信號使這三個計數(shù)器同時開始計數(shù)，下一個被測脈沖 信號 使計數(shù)停止。這樣，計數(shù)器的計數(shù)值代表了被測信號的一個周期的長度。如果被測信號的頻率低于 1Hz(即周期大于 1s),則第一個計數(shù)器會發(fā)生溢出，并將 ov1 信號置 1。同樣如果被測信號的頻率低于 (即周期t1000 t100 t10 1MHz 1000Hz 100Hz 10Hz Clk100 Clk1k Clk10 大學本科