【導讀】果都有十分密切的關系，因此頻率的測量就顯得更為重要。測量頻率的方法有多種,其中。本設計結(jié)合采用測頻法與測周期法這兩種頻率測。量方法，可以大大提高數(shù)字頻率計的頻帶以及測量精度。數(shù)模塊、低頻計數(shù)模塊、數(shù)據(jù)處理模塊、中央控制模塊。其中，中央控制模塊是整個系。制器模塊上顯示輸出。各部分模塊都采用超高速集成電路硬件描述語言來實現(xiàn)，所以盡管目標系統(tǒng)是硬件，但整個設計和修改過程如同完成軟件設計一樣方便和高效。

　　

【正文】 nable 為高頻計數(shù) 模塊計數(shù)使能信號。它來自于中央控制模塊的使 能信號 ce，主要用于對高頻計數(shù)模塊進行計數(shù)控制，只有在前十個時鐘周期（ 1s）內(nèi)，高頻計數(shù)器才計數(shù)（ enable=1）。 ● clr 為高頻計數(shù) 模塊的清零信號。它來自中央控制模塊的數(shù)字頻率計系統(tǒng)清零信號，高頻計數(shù)模塊首先要檢測清零信號是否為高電平（ clr=‘1‘），若是的話，就進行模塊復位操作，清除計數(shù)結(jié)果。若模塊不是處于復位期間，則在由 enable 控制的時間內(nèi)，對被測信號進行計數(shù)。 輸出信號有： ● digital[31： 0]：高頻計數(shù)模塊的計數(shù)值。高頻計數(shù)模塊可以直接測被測信號的頻率 。 該計數(shù)值直接送到中央控 制 模塊的高頻段頻率測頻結(jié)果 digitalHF[31:0]，用于數(shù)碼管的顯示輸出。 大學本科生畢業(yè)設計 第 21 頁 課件之家精心整理資料 歡迎你的欣賞 該模塊的 VHDL 邏輯描述如下 : begin //8 個功能模塊連接 c1:counter10 PORT MAP(input,enable,clr,cy1, digital (3 downto 0))。 c2:counter10 PORT MAP(cy1,enable,clr,cy2, digital (7 downto 4))。 c3:counter10 PORT MAP(cy2,enable,clr,cy3, digital (11 downto 8))。 c4:counter10 PORT MAP(cy3,enable,clr,cy4, digital (15 downto 12))。 c5:counter10 PORT MAP(cy4,enable,clr,cy5, digital (19 downto 16))。 c6:counter10 PORT MAP(cy5,enable,clr,cy6, digital (23 downto 20))。 c7:counter10 PORT MAP(cy6,enable,clr,cy7, digital (27 downto 24))。 c8:counter10 PORT MAP(cy7,enable,clr,cy8, digital (31 downto 28))。 低頻計數(shù)模塊（ LFCounter） 低頻計數(shù)模塊用于測量輸入信號單個周期長度，適用于 ~40Hz 信號的測量。圖 是低頻計數(shù)模塊的模塊圖 。 圖 低頻計數(shù)模塊的輸入信號有： ● input 為被測頻率信號。與前一個模塊一樣，該信號為符合 TTL 和 CMOS 電平要求的脈沖信號。 ● clk1k， clk100， clk10 分別為低頻計數(shù)模塊 中 3 個計數(shù)器的時鐘信號（ 1000Hz，100Hz， 10Hz）。它來基準時間產(chǎn)生模塊，是對標準時 鐘 信號分頻得 到的。第一個計數(shù)器接 1000Hz 的時鐘信號（ clk1k），第二個計數(shù)器接 100Hz 的時鐘信號（ clk100），第三個計數(shù)器接 100Hz 的時鐘信號（ clk10）。在每一個測量周期里，第一次出現(xiàn)的被測信號使這三個計數(shù)器同時開始工作，因為 3 個相同 1000 進制計數(shù)器的時鐘信號不同，所以在相同時間內(nèi)計數(shù)的結(jié)果不同，則計數(shù)器發(fā)生溢出的時間也不同。第一個計數(shù)器發(fā)生溢出時，使溢出信號 ov1=1；當?shù)诙€計數(shù)器發(fā)生溢出時，使溢出信號 ov2=1；當?shù)谌齻€ 大學本科生畢業(yè)設計 第 22 頁 課件之家精心整理資料 歡迎你的欣賞 計數(shù)器發(fā)生溢出時，使溢出信號 ov3=1。通過計數(shù)器溢出信號可以判斷被測信號 的頻率范圍，從而選擇適當?shù)挠嫈?shù)值作為輸出的 count 值，并設置相應的頻率范圍標志位。 ● clr 為低頻計數(shù)模塊的清零信號。同前一個模塊一樣，它來自中央控制模塊的數(shù)字頻率計系統(tǒng)清零信號，低頻計數(shù)模塊首先要檢測清零信號是否為高電平（ clr=‘1‘），若是的話，就進行模塊復位操作。若模塊不是處于復位期間，則當被測脈沖信號上升沿到來時，在系統(tǒng)允許的時間內(nèi)，對被測信號進行計數(shù)。 輸出信號有： ●busy 為低頻計數(shù)器工作標志信號。當?shù)皖l計數(shù)器完成計數(shù)后，給 busy 一個標志信號（ busy=busy AND（ NOT busy AND enable）），并送入到中央控制單元模塊，使中央控制單元脫離等待狀態(tài)。 ● frhigh 為被測信號頻率范圍標志位（中頻段）。當被測頻率信號在第一個計數(shù)器就停止計數(shù)， 3 個計數(shù)器都沒有發(fā)生計數(shù)溢出。此時 frhigh〈 =（ NOT ov1） AND（ NOT ov2） AND（ NOT ov3），得到 frhigh=1，說明被測信號頻率范圍為 1Hz~40Hz 之間，小數(shù)點在個位和十位之間。 ● frlow 為被測信號頻率范圍標志位（低頻段）。當被測頻率信號在第二個計數(shù)器停止計數(shù)（ ov1=1）， 此時 fr low〈 =ov1 AND（ NOT ov2） AND（ NOT ov3），得到 frlow=1，說明被測信號頻率范圍為 ~1Hz 之間，小數(shù)點在十位和百位之間。 ● frvlow 為被測信號頻率范圍標志位（ 超 低頻段）。當被測頻率信號在第三個計數(shù)器停止計數(shù)（ ov1=1， ov2=1），此時 ， frlow〈 =ov1 AND ov2 AND（ NOT ov3），得到frvlow=1，說明被測信號頻率范圍為 ~ 之間，小數(shù)點在百位和千位之間。 ● count[9： 0]為低頻計數(shù)模塊的計數(shù) 值。通過低頻計數(shù)器三個不同頻率范圍的標志位選擇合適的計數(shù)值，并把該計數(shù)值送到除法控制模塊的輸入端口。 該模塊的 VHDL 邏輯描述如下 : begin process(input,clr) begin if(clr=39。139。) then //系統(tǒng)清零 t=39。139。 enable=39。039。 大學本科生畢業(yè)設計 第 23 頁 課件之家精心整理資料 歡迎你的欣賞 elsif(input39。event and input=39。139。) then //初始化 t=t and (not (t and enable ))。 enable=t and (not enable)。 end if。 end process。 c1:counter1k port map (clk1k,enable,clr,ov1,q1)。 //3 個功能模塊連接 c2:counter1k port map (clk100,enable,clr,ov2,q2)。 c3:counter1k port map (clk10,enable,clr,ov3,q3)。 fr_h=(not ov1) and (not ov2) and (not ov3)。 //溢出標志位 fr_l=ov1 and (not ov2)and (not ov3)。 fr_v=ov1 and ov2 and (not ov3)。 count=q1 when fr_h=39。139。 else //結(jié)果輸出 q2 when fr_l=39。139。 else q3 when fr_v=39。139。 else q1。 busy=t。 //工作標志信號 fr_high=fr_h。 //小數(shù)點的位置 fr_low=fr_l。 fr_vlow=fr_v。 數(shù)據(jù)處理模塊（ Divid） 數(shù)據(jù)處理 模 塊的作用是把從低頻計數(shù)器模塊得到的計數(shù)值（被測信號的一個周期長度）求倒數(shù)并轉(zhuǎn)換為 BCD 碼。 數(shù)據(jù)處理模塊的輸入信號有： ● set 為允許 數(shù)據(jù)處理 模塊工作置位信號。它來自中央控制模塊。當 set=1 時，使 數(shù)據(jù)處理 模塊對低頻計數(shù) 模塊 產(chǎn)生的計數(shù)值求倒數(shù)并轉(zhuǎn)換為 BCD 碼。 ● clk 為 數(shù)據(jù)處理 模塊的時鐘脈沖信號，是標準的時 鐘 信號。由 EDA 實驗箱上的標準頻率提供。在 數(shù)據(jù)處理模塊 進行除法運算時 也就是減法運算 ，在時鐘脈沖的上升沿（ clk‘event and clk=‘1‘），進行相減操作， 并設計一個計數(shù)器對減法次數(shù)進行計 數(shù) 。 大學本科生畢業(yè)設計 第 24 頁 課件之家精心整理資料 歡迎你的欣賞 ● count[9： 0]為低頻計數(shù) 模塊的計數(shù)值。它來自低頻計數(shù)模塊。在 數(shù)據(jù)處理模塊中該值作為除數(shù)， 10000 做被除數(shù)，送 數(shù)據(jù)處理模塊 做除法，求得的商為周期的倒數(shù)， 然后進行再 處理轉(zhuǎn)化為 BCD 碼。 輸出信號有： ● Digital[11： 0]為低頻段測頻結(jié)果。此時的結(jié)果已經(jīng)完成了由周期求倒數(shù)并轉(zhuǎn)換為BCD 碼的操作，可以直接送入到中央控制模塊。 圖 該模塊的 VHDL 邏輯描述如下 : loop1:while N=F loop F=FN。 // NF 時進行循環(huán)減法運算 count=count+1。//每完成 1 次減法計數(shù) 1 次 end loop loopl。//結(jié)束循環(huán) count_out =count。//讀出商值 count = 0 。 //商值變量清零以進行后續(xù)運算 digital=conv_std_logic_vector(count_out, 12)。 //將整形轉(zhuǎn)換為 12 位 2 進制數(shù) 設計實現(xiàn) 在完成本設計的過程中，由于實驗設備的限制，不能達到設計所要求的配置， 為 此，想了一些解決的辦法。首先經(jīng)過多次修改程序，精簡 了各模塊不重要的輸入輸出接口，但實驗室里的設備仍不能滿足本設計的要求，通過減少接口達到設計目的的辦法沒有起到預想的效果。在老師的建議下，我在仿真時設定的輸入信號的值用的是寬頻范圍的，而實際下載時所輸入的被測信號的頻率適當減小，并相應的修改程序，這樣就 可以 下載到 EDA 實驗箱上提供的 FPGA 芯片中。因為設計的原理和系統(tǒng)模塊都是相同的，所以可以認為當實驗條件允許的條件下， 本設計 所理想測量的頻率范圍是 可以 實現(xiàn)的。為了驗證設計的正確性， 本設計 的 FPGA 器件選擇 Altera 公司的 FLEX10K10 系列的EPF10K10LC844 芯片。該芯片集成有 1 萬個等效邏輯門，含有 572 個邏輯單元（ LEs）、 大學本科生畢業(yè)設計 第 25 頁 課件之家精心整理資料 歡迎你的欣賞 72 個邏輯陣列塊（ LABs）、 3 個嵌入式陣列塊（ EAB s），并具有 720 個片內(nèi)寄存器，可以在不占用內(nèi)部資源的條件下實現(xiàn) 6144 bit 的片內(nèi)存儲器；內(nèi)部模塊間采用高速、延時可預測的快速通道連接；邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進位鏈；片內(nèi)還有三態(tài)網(wǎng)絡和 6 個全局時鐘、 4 個全局清零信號以及豐富的 I/O 資源；每個 I/O 引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個 I/O 引腳的速度以及 I/O寄存器的使用。 本設計 采用的 FPGA 是由存放在片內(nèi) RAM 中的程序來設置其工作狀態(tài)的 [7]。因此，工 作 時需要對片內(nèi)的 RAM 進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進入工作狀態(tài)。掉電后， FPGA 恢復成白片，內(nèi)部邏輯關系消失。因此， FPGA 能夠反復使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。同時 EDA 開發(fā)工具的通用性、設計語言 (在此為 VHDL) 的標準化以及設計過程幾乎與所用器件的硬件結(jié)構(gòu)無關，所以設計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的時間里完成十分復雜的系統(tǒng)設計。 本設計的數(shù)字頻率計的特點 該頻率測量系統(tǒng)綜合采用測頻法和測周期法，使兩者的測量帶寬得到了互補而且采用了延時為納秒級的 FPGA 來實現(xiàn)，從而極大地提高了系統(tǒng)工作帶寬和系統(tǒng)測量精度。利用本設計構(gòu)成的頻率計還 具有許多優(yōu)良的特性，輸入 信號除了被測信號以外，只需要一個標準時 鐘 信號，數(shù)字頻率計各模塊都采用硬件描述語言（ VHDL）來實現(xiàn)，這樣整個頻率計的全部邏輯都集成在一個芯片里，使整個設計過程變得十分透明、快捷和方便 , 特別是對于各層次電路系統(tǒng)的工作時序的了解和把握顯得尤為準確 , 而且具有靈活的現(xiàn)場可更改性。在不更改硬件電路的基礎上 , 對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能和測量頻率的范圍。此外，由于采用了全數(shù)字化設計，系統(tǒng)穩(wěn)定可靠，抗干擾能力強，符合現(xiàn)代電子技術(shù)發(fā)展方向。采用 VHDL 設計 FPGA，系統(tǒng)設計簡單易行，而且十分易于升級。 大學本科生畢業(yè)設計 第 26 頁 課件之家精心整理資料 歡迎你的欣賞 FPGA 設計的注意事項 在為 I/O 引腳分配信號時， 需要牢記 以下幾點注意事項 ： （ 1） 使用一個電子數(shù)據(jù)表列出所有計劃的