數(shù)字頻率計課程設(shè)計實習(xí)報告畢業(yè)論文-預(yù)覽頁
【正文】 個位譯碼器四位共陰極數(shù)碼管小數(shù)點位置5分頻選擇器原理圖：6MHz轉(zhuǎn)1Hz分頻計時鐘信號待測信號10/100/1000分頻選擇器小數(shù)點移位小數(shù)點位置多 位 計 數(shù) 器6數(shù)碼管引腳圖：通過Verilog HDL語言設(shè)計程序，實現(xiàn)上述原理圖功能，最終所測信號頻率以四位共陰極數(shù)碼管顯示，單位為KHz。input b。else begin base=!base。output reg base。q=0。reg wire_1=0,wire_2=0。assign Latch_EN = (! Counter_EN) amp。 (! wire_2)。 output ql。else if(en)begin if(q9) q=q+1。input clk,en。endendmodule6．module over_select(IN,SELECT,OUT)。always (SELECT)case(SELECT) 0:OUT=IN。output [6:0] outcode。b1111110。 439。b0011: outcode= 739。b0110011。 439。b0111: outcode= 739。b1111111。 default: outcode= 739。output CLK_out。input clk。assign fout100=fout10amp。always(posedge clk) if(q19) q1=q1+1。always(negedge fout100)if(q39) q3=q3+1。output reg[3:0] outcode。b1000。 239。b11:outcode=439。input in。b0000: outcode[6:0]= 739。b0110000。 439。b0100: outcode[6:0]= 739。b1011011。 439。b1000: outcode[6:0]= 739。b1110011。b1。input a,b,c,d。b00:out=a。b10:out=c。input clk,clr。always (posedge clk ,posedge clr)if(clr)q=0。該項目主要是通過verilog語言編程后進行焊接完成。 在剛開始編程的時候，對于verilogHDL語言這種新知識要花一段時間來消化，所以在編寫頻率計的代碼時遇到很多問題，但是經(jīng)過我們查找資料和激烈的討論后終于解決了問題。 通過這十幾天的學(xué)習(xí)與實踐，我們完成了數(shù)字頻率計的設(shè)計以及制作，我們才發(fā)現(xiàn)自己只學(xué)書本上的知識是遠遠不夠的，還是要靠動手來提高自己的
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