【文章內(nèi)容簡(jiǎn)介】 A功能時(shí) ,只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA的使用非常靈活。同時(shí) EDA開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言 ( 在此為 VHDL) 的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用器件的硬件結(jié)構(gòu)無(wú)關(guān)，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的時(shí)間里完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)。 論文所做的工作與研究?jī)?nèi)容 隨著 EDA（ Electronics Design Automation） 技術(shù)的發(fā)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展?；?EDA 技術(shù)和硬件描述語(yǔ)言的自上而下的設(shè)計(jì)技術(shù)正在承擔(dān)起越來(lái)越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 本設(shè)計(jì)主要論述了利用 FPGA 進(jìn)行測(cè)頻計(jì) 數(shù)，單片機(jī)實(shí)施控制的方法實(shí)現(xiàn)多功能頻率計(jì)的過(guò)程，使得頻率計(jì)具有了測(cè)量精度高、功能豐富、控制靈活等特點(diǎn)。該頻率計(jì)依照等精度的 測(cè)量原理 ，克服了傳統(tǒng)計(jì)數(shù)器測(cè)頻原理隨被測(cè)信號(hào)頻率下降而降低的缺點(diǎn)。等精度的測(cè)量方法不但具有較高的測(cè)量精度，而且在整個(gè)頻率域保持恒定的測(cè)量精度。該頻率計(jì)利用 FPGA 來(lái)實(shí)現(xiàn)對(duì)被測(cè)頻率信號(hào)及標(biāo)準(zhǔn)頻率信號(hào)的周期計(jì)數(shù)，由單片機(jī)實(shí)現(xiàn)對(duì)系統(tǒng) 的 控制、數(shù)據(jù)運(yùn)算及數(shù) 制 轉(zhuǎn)換等功能。 本設(shè)計(jì)的主要工作包括以下幾項(xiàng)內(nèi)容： 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 3 （ 1）簡(jiǎn)述了當(dāng) 今頻率 計(jì) 的發(fā)展?fàn)顩r，對(duì)幾種常用的測(cè)頻方法進(jìn)行了介紹和對(duì)比 . （ 2）在 FPGA 和 單片機(jī)的基礎(chǔ) 上采用等精度測(cè)量方法，實(shí)現(xiàn)了高精度的頻率、周期、脈寬和占空比的測(cè)量。 （ 3） 采用 MSC51 單片機(jī)來(lái)實(shí)現(xiàn)對(duì)功能鍵的控制、數(shù)據(jù)的運(yùn)算、碼制的轉(zhuǎn)換、數(shù)據(jù)的顯示等功能。 （ 4）完成了基于數(shù)字硬件電路設(shè)計(jì)平臺(tái) Max+ plusII 的 FPGA 硬件電路的設(shè)計(jì)和單片機(jī)的測(cè)試控制、數(shù)據(jù)處理程序。 本文分 5 章介紹了基于 FPGA 和單片機(jī)的等精度數(shù)字頻率計(jì)的設(shè)計(jì)原理、設(shè)計(jì)方法、和開(kāi)發(fā)步驟，并對(duì)頻率計(jì)的測(cè)量結(jié)果和實(shí)際輸入頻率進(jìn)行了比較，分析了本設(shè)計(jì)影響測(cè)量精度的主要因素。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 4 第二章 等精度數(shù)字頻率計(jì)測(cè)頻原理及設(shè)計(jì)方法 等精度數(shù)字 頻率計(jì)測(cè)頻原理 常用測(cè)頻方法簡(jiǎn)介 目前常用的測(cè)頻方法可以分為 3類 ， 即 : (1)比較法 通過(guò)與標(biāo)準(zhǔn)頻率 f0比較確定被測(cè)頻率 fx， 測(cè)量精度主要取決于標(biāo)準(zhǔn)頻率 f0的精度 。主要方法有用于低頻 段 測(cè)量的拍頻法、示波器法和用于高頻頻段測(cè)量的差頻法等。 (2)電路頻率特性測(cè)量法 由電路的已知參數(shù)與電路的頻率特性得到被測(cè)頻率 fx， 主要方法包括用于低頻段的電橋法和用于高頻或微波頻段的諧振法。 (3)計(jì)數(shù)器法 由單位時(shí)間內(nèi) 被測(cè) 信號(hào)的 周期 重復(fù)次數(shù)測(cè)得 fx,即計(jì)數(shù)器法測(cè)頻 .目前最常用的計(jì)數(shù)器法是測(cè)頻法或測(cè)周法 ， 其測(cè)量精度主要取決于基 準(zhǔn)時(shí)間和計(jì)數(shù)的量化誤差。當(dāng)被測(cè)頻率較高時(shí)，采用測(cè)頻法可以得到較高的測(cè)頻精度；當(dāng)被測(cè)頻率較低時(shí)，采用測(cè)周法可以得到較高的測(cè)頻精度。但當(dāng)被測(cè)頻率變化范圍較大時(shí)，這兩種方法均不能保證整個(gè)頻率范圍的測(cè)量精度。 [1] 本 課題測(cè)頻原理為等精度測(cè)頻，下面就等精度測(cè)頻原理進(jìn)行具體敘述 . 等精度測(cè)頻原理 等精度測(cè)頻法是在 計(jì)數(shù)器 測(cè)頻法的基礎(chǔ)上發(fā)展而來(lái)的。其原理圖如圖 所示。 當(dāng)方波預(yù)置門控信號(hào) CL 可由單片機(jī)發(fā)出， CL 的時(shí)間寬度對(duì)測(cè)頻精度影響較小，所以可以在 1 秒至 秒間選擇，在此設(shè)其寬度為 BZH 和 TF。 BZH 和 TF 是 兩個(gè)可控的32 位高速計(jì)數(shù)器， BENA 和 ENA 分別是他們的計(jì)數(shù)允許信號(hào)端，高電平有效。標(biāo)準(zhǔn)頻率信號(hào)從 BZH 的時(shí)鐘輸入端 BCLK 輸入，設(shè)其頻率為 FS；經(jīng)整形后的被測(cè)信號(hào)從與 BZH相似的 32 位計(jì)數(shù)器 TF 的時(shí)鐘輸入端 TCLK 輸入，設(shè)其真實(shí)頻率 FXE，測(cè)量頻率為 FX。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 5 T FT E N AT C L KC L RT Z Q[ 3 1 . . 0 ]QDC L R3 23 238D a t a [ 7 . . 0 ]M U X6 4 8S e l [ 2 . . 0 ]B Z HB E N AB C L KC L RB Z Q[ 3 1 . . 0 ]B C L KT C L K標(biāo) 準(zhǔn) 信 號(hào)被測(cè)信號(hào)C L R清 零 信 號(hào)S e l [ 2 . . 0 ]數(shù) 據(jù) 選 擇 信 號(hào)數(shù) 據(jù) 輸 出 端 口C L門 控 信 號(hào)S T A R T計(jì) 數(shù) 使 能 信 號(hào) 圖 等精度測(cè)頻原理圖 測(cè)頻開(kāi)始前，首先發(fā)出一個(gè)清零信號(hào) CLR，使兩個(gè)計(jì)數(shù)器和 D 觸發(fā)器置零，然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令預(yù)置門控信號(hào) CL 為高電平，這時(shí) D 觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí) Q 端才被置 1，與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器 BZH 和 TF，進(jìn)入“計(jì)數(shù)允許周期”。 在此期間， BZH 和 TF 分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)同時(shí)計(jì)數(shù)。當(dāng) TPR 秒后，預(yù)置門控信號(hào) CL 被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器仍沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò) D 觸發(fā)器將著兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。 [2] 設(shè) FX 為整形后的被測(cè)信號(hào)頻率， FS 為基準(zhǔn)頻率信號(hào) 頻率 ，若在一次預(yù)置門高電平脈寬時(shí)間內(nèi)（ TPR）被測(cè)信號(hào)計(jì)數(shù)值為 Nx；基準(zhǔn)頻率計(jì)數(shù)值為 NS，則有 下式成立： *FsFx NxNs? （ 21） 等精度數(shù)字頻率計(jì)的設(shè)計(jì)方法 電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法 現(xiàn)代電子系統(tǒng)一般 由 模擬電子系統(tǒng)、數(shù)字電子系統(tǒng)和模數(shù)混合電子系統(tǒng)三大部分組內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 6 成。從概念上講凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能。電子產(chǎn)品設(shè)計(jì)的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路芯片，再由這 些芯片和其它元件自下而上的構(gòu)成思路、子系統(tǒng)和系統(tǒng)，即常說(shuō)的 ” 自 底 向上 ” 的設(shè)計(jì)方法。 “自底向上“一般 是在系統(tǒng)劃分和分解的基礎(chǔ)上先進(jìn)行單元設(shè)計(jì)，在單元的精心設(shè)計(jì)后逐步進(jìn)行功能模塊設(shè)計(jì)，然后再進(jìn)行子系統(tǒng)的設(shè)計(jì)，最后完成系統(tǒng)總體設(shè)計(jì)。 這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量較多，體積與功耗大，可靠性差。圖 （ a）所示為傳統(tǒng)“ 自底向上”設(shè)計(jì)方法的具體設(shè)計(jì)步驟。 隨著集成電路技術(shù)的不斷進(jìn)步和 EDA 技術(shù)的迅速發(fā)展， 可編程邏輯器件及 EDA 技術(shù)給今天的電子系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化 。現(xiàn)在，只要擁有一臺(tái)計(jì)算機(jī)、一套相應(yīng)的 EDA 軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。 當(dāng)代電子系統(tǒng)的設(shè)計(jì)方法 隨著集成電路技術(shù)的不斷進(jìn)步和 EDA 技術(shù)的迅速發(fā)展， 現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾十萬(wàn)門甚至幾百萬(wàn)門的電路集成在一塊芯片上。半導(dǎo)體集成電路已由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。利用 EDA 工具，采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件內(nèi)部邏輯，將原來(lái)由電路板設(shè)計(jì)完成的大 部分工作放在芯片的設(shè)計(jì)中進(jìn)行。這樣不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)靈活性，提高了工作效率。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)的體積，降低能源消耗。電子系統(tǒng)的設(shè)計(jì)方法也由傳統(tǒng)的“自 底 向上“的方法改為”自頂向下“的設(shè)計(jì)方法。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 ASIC 來(lái)實(shí)現(xiàn)，且這些專用集成電路是 由 系統(tǒng)和電路 的 設(shè)計(jì)師親自參與設(shè) 計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由 IC 工廠加工，或者用可編程 ASIC（例如 CPLD 和 FPGA）現(xiàn)場(chǎng)編程實(shí)現(xiàn)。 [1] 在“自頂向下“的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)，確定該電子系統(tǒng)的功能、性能及允許的芯片面積和成本等。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)該電子系統(tǒng)或芯片的特點(diǎn)，將其內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 7 分為接口清晰、相互關(guān)系明確、盡可能簡(jiǎn)單的子系統(tǒng)，得到一個(gè)總體結(jié)構(gòu)。這個(gè)結(jié)構(gòu)可能包括算術(shù)邏輯單元、控制子單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，這時(shí)需要進(jìn)行硬件仿真，以最終確定本次設(shè)計(jì)的正確性。最后進(jìn)行版圖設(shè)計(jì)，即將電路 圖轉(zhuǎn)化成版圖。 T o p d o w n B o t t o m u p行 為 設(shè) 計(jì)結(jié) 構(gòu) 設(shè) 計(jì)邏 輯 設(shè) 計(jì)電 路 設(shè) 計(jì)版 圖 設(shè) 計(jì)系 統(tǒng) 分 解單 元 設(shè) 計(jì)功 能 快 劃 分子 系 統(tǒng) 設(shè) 計(jì)系 統(tǒng) 總 成 圖 （ a）“自頂向下“設(shè)計(jì)步驟 (b)“自底向上“設(shè)計(jì)步驟 本設(shè)計(jì)所采用的正是自頂向下的設(shè)計(jì)方法，縮短了設(shè)計(jì)周期，降低了設(shè)計(jì)成本。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 8 第三章 主要芯片及設(shè)計(jì)工具簡(jiǎn)介 主要芯片介紹 AT89C52 單片機(jī)性能簡(jiǎn)介 圖 AT89C52 引腳圖 AT89C52 是美國(guó) ATMEL 公司生產(chǎn)的低電壓、高性能 CMOS 8 位單片機(jī)，片內(nèi)含 8K字節(jié)可反復(fù)擦寫的只讀程序存儲(chǔ)器（ EPROM）和 256bytes 的隨機(jī)存取數(shù)據(jù)存儲(chǔ) 器（ RAM），器件采用 ATMEL 公司的高密度、非易失性存儲(chǔ)技術(shù)生產(chǎn)，與標(biāo)準(zhǔn) MCS51指令系統(tǒng)及 8052 產(chǎn)品引腳兼容，片內(nèi)置通用 8 位中央處理器（ CPU）和 FLASH 存儲(chǔ)單元。由于將多功能 8 位 CPU 和閃爍存儲(chǔ)器組合在單個(gè)芯片中， ATMEL 的 AT89C52 適合于許多較為復(fù)雜的控制應(yīng)用場(chǎng)合，是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。其引腳圖如圖 ，內(nèi)部方框圖見(jiàn)附錄一。 (1) 主要性能參數(shù)： 與 MCS51 產(chǎn)品指令和引腳完全兼容兼容 8K 字節(jié)可編程閃爍存儲(chǔ)器 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 9 壽命： 1000 寫 /擦循環(huán) 數(shù)據(jù)保留時(shí)間： 10 年 全靜態(tài)工作： 0Hz24Hz 三級(jí)程序存儲(chǔ)器鎖定 256*8 字節(jié)內(nèi)部 RAM 32 可編程 I/O 線 3 個(gè) 16 位定時(shí)器 /計(jì)數(shù)器 8 個(gè)中斷源 可編程串行 UART 通道 低功耗的閑置和掉電模式 片內(nèi)振蕩器和時(shí)鐘電路 AT89C52 可降至 0Hz 的靜態(tài)邏輯操作，并支持兩種軟件可選的節(jié)電共組模式?？臻e方式停止 CPU 工作，但允許 RAM、定時(shí) /計(jì)數(shù)器、串行通信口及中斷系統(tǒng)繼續(xù)工作。掉電方式保存 RAM 中的內(nèi)容，但振蕩器停止工作并禁止其它所有部件工作直到下一個(gè)硬件復(fù)位。 (2) 引腳功能說(shuō)明： VCC：供電電壓。 GND：接地。 P0 口： P0 口為一個(gè) 8 位漏級(jí)開(kāi)路雙向 I/O 口，即地址 /數(shù)據(jù)復(fù)用總線。作為輸出口用時(shí)，每腳可驅(qū)動(dòng) 8TTL 門電流。當(dāng) P1 口的管腳寫 1 時(shí)，被定義為高阻抗輸入。 P0 能夠用于訪問(wèn)外部程序 /數(shù)據(jù)存儲(chǔ)器，它可以被定義為地址的低八位。在 FIASH 編程時(shí)，P0 口作為原碼輸入口，當(dāng) FIASH 進(jìn)行校驗(yàn)時(shí)， P0 輸出原碼，此時(shí) P0 外部必須被拉高。 P1 口： P1 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/O 口， P1 口輸出緩沖器能接收 /輸出 4TTL 門電流。 P1 口 管腳寫入 1 后，被內(nèi)部上拉為高電平，此時(shí)可用作輸入， P1口被外部下拉為低電平時(shí)，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FLASH 編程和校驗(yàn)時(shí)， P1 口作為第八位地址接收。 、 還可分別作為定時(shí) /計(jì)數(shù)器 2 的外部計(jì)數(shù)輸入（ ）和輸入（ ）。 P2 口： P2 口為一個(gè)內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 10 個(gè) TTL 門電流，當(dāng) P2 口被寫“ 1”時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。并因此作為輸入時(shí)， P2 口的管腳被外部拉低，將輸出電流。這是由于內(nèi)部上拉的緣故 。 P2口當(dāng)用于外部程序存儲(chǔ)器或 16 位地址外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)， P2 口輸出地址的高八位。在給出地址“ 1”時(shí)，它利用內(nèi)部上拉優(yōu)勢(shì)，當(dāng)對(duì)外部八位地址數(shù)據(jù)存儲(chǔ)器進(jìn)行讀寫時(shí)， P2 口輸出其特殊功能寄存器的內(nèi)容。 P2 口在 FLASH 編程和校驗(yàn)時(shí)接收高八位地址信號(hào)和控制信號(hào)。 P3 口： P3 口是一組帶有內(nèi)部上拉電阻的 8 位雙響 I/O 口。 P3 口輸出緩沖級(jí)可驅(qū)動(dòng)4 個(gè) TTL 邏輯門電路。 P3 口寫入“ 1”