【文章內(nèi)容簡介】 A功能時 ,只需換一片 EPROM即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA的使用非常靈活。同時 EDA開發(fā)工具的通用性、設計語言 ( 在此為 VHDL) 的標準化以及設計過程幾乎與所用器件的硬件結(jié)構(gòu)無關(guān)，所以設計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的時間里完成十分復雜的系統(tǒng)設計。 論文所做的工作與研究內(nèi)容 隨著 EDA（ Electronics Design Automation） 技術(shù)的發(fā)展和可編程邏輯器件的廣泛應用，傳統(tǒng)的自下而上的數(shù)字電路設計方法、工具、器件已遠遠落后于當今技術(shù)的發(fā)展。基于 EDA 技術(shù)和硬件描述語言的自上而下的設計技術(shù)正在承擔起越來越多的數(shù)字系統(tǒng)設計任務。 本設計主要論述了利用 FPGA 進行測頻計 數(shù)，單片機實施控制的方法實現(xiàn)多功能頻率計的過程，使得頻率計具有了測量精度高、功能豐富、控制靈活等特點。該頻率計依照等精度的 測量原理 ，克服了傳統(tǒng)計數(shù)器測頻原理隨被測信號頻率下降而降低的缺點。等精度的測量方法不但具有較高的測量精度，而且在整個頻率域保持恒定的測量精度。該頻率計利用 FPGA 來實現(xiàn)對被測頻率信號及標準頻率信號的周期計數(shù)，由單片機實現(xiàn)對系統(tǒng) 的 控制、數(shù)據(jù)運算及數(shù) 制 轉(zhuǎn)換等功能。 本設計的主要工作包括以下幾項內(nèi)容： 內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 3 （ 1）簡述了當 今頻率 計 的發(fā)展狀況，對幾種常用的測頻方法進行了介紹和對比 . （ 2）在 FPGA 和 單片機的基礎(chǔ) 上采用等精度測量方法，實現(xiàn)了高精度的頻率、周期、脈寬和占空比的測量。 （ 3） 采用 MSC51 單片機來實現(xiàn)對功能鍵的控制、數(shù)據(jù)的運算、碼制的轉(zhuǎn)換、數(shù)據(jù)的顯示等功能。 （ 4）完成了基于數(shù)字硬件電路設計平臺 Max+ plusII 的 FPGA 硬件電路的設計和單片機的測試控制、數(shù)據(jù)處理程序。 本文分 5 章介紹了基于 FPGA 和單片機的等精度數(shù)字頻率計的設計原理、設計方法、和開發(fā)步驟，并對頻率計的測量結(jié)果和實際輸入頻率進行了比較，分析了本設計影響測量精度的主要因素。 內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 4 第二章 等精度數(shù)字頻率計測頻原理及設計方法 等精度數(shù)字 頻率計測頻原理 常用測頻方法簡介 目前常用的測頻方法可以分為 3類 ， 即 : (1)比較法 通過與標準頻率 f0比較確定被測頻率 fx， 測量精度主要取決于標準頻率 f0的精度 。主要方法有用于低頻 段 測量的拍頻法、示波器法和用于高頻頻段測量的差頻法等。 (2)電路頻率特性測量法 由電路的已知參數(shù)與電路的頻率特性得到被測頻率 fx， 主要方法包括用于低頻段的電橋法和用于高頻或微波頻段的諧振法。 (3)計數(shù)器法 由單位時間內(nèi) 被測 信號的 周期 重復次數(shù)測得 fx,即計數(shù)器法測頻 .目前最常用的計數(shù)器法是測頻法或測周法 ， 其測量精度主要取決于基 準時間和計數(shù)的量化誤差。當被測頻率較高時，采用測頻法可以得到較高的測頻精度；當被測頻率較低時，采用測周法可以得到較高的測頻精度。但當被測頻率變化范圍較大時，這兩種方法均不能保證整個頻率范圍的測量精度。 [1] 本 課題測頻原理為等精度測頻，下面就等精度測頻原理進行具體敘述 . 等精度測頻原理 等精度測頻法是在 計數(shù)器 測頻法的基礎(chǔ)上發(fā)展而來的。其原理圖如圖 所示。 當方波預置門控信號 CL 可由單片機發(fā)出， CL 的時間寬度對測頻精度影響較小，所以可以在 1 秒至 秒間選擇，在此設其寬度為 BZH 和 TF。 BZH 和 TF 是 兩個可控的32 位高速計數(shù)器， BENA 和 ENA 分別是他們的計數(shù)允許信號端，高電平有效。標準頻率信號從 BZH 的時鐘輸入端 BCLK 輸入，設其頻率為 FS；經(jīng)整形后的被測信號從與 BZH相似的 32 位計數(shù)器 TF 的時鐘輸入端 TCLK 輸入，設其真實頻率 FXE，測量頻率為 FX。 內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 5 T FT E N AT C L KC L RT Z Q[ 3 1 . . 0 ]QDC L R3 23 238D a t a [ 7 . . 0 ]M U X6 4 8S e l [ 2 . . 0 ]B Z HB E N AB C L KC L RB Z Q[ 3 1 . . 0 ]B C L KT C L K標 準 信 號被測信號C L R清 零 信 號S e l [ 2 . . 0 ]數(shù) 據(jù) 選 擇 信 號數(shù) 據(jù) 輸 出 端 口C L門 控 信 號S T A R T計 數(shù) 使 能 信 號 圖 等精度測頻原理圖 測頻開始前，首先發(fā)出一個清零信號 CLR，使兩個計數(shù)器和 D 觸發(fā)器置零，然后由單片機發(fā)出允許測頻命令，即令預置門控信號 CL 為高電平，這時 D 觸發(fā)器要一直等到被測信號的上升沿通過時 Q 端才被置 1，與此同時，將同時啟動計數(shù)器 BZH 和 TF，進入“計數(shù)允許周期”。 在此期間， BZH 和 TF 分別對被測信號和標準頻率信號同時計數(shù)。當 TPR 秒后，預置門控信號 CL 被單片機置為低電平，但此時兩個計數(shù)器仍沒有停止計數(shù)，一直等到隨后而至的被測信號的上升沿到來時，才通過 D 觸發(fā)器將著兩個計數(shù)器同時關(guān)閉。 [2] 設 FX 為整形后的被測信號頻率， FS 為基準頻率信號 頻率 ，若在一次預置門高電平脈寬時間內(nèi)（ TPR）被測信號計數(shù)值為 Nx；基準頻率計數(shù)值為 NS，則有 下式成立： *FsFx NxNs? （ 21） 等精度數(shù)字頻率計的設計方法 電子系統(tǒng)的傳統(tǒng)設計方法 現(xiàn)代電子系統(tǒng)一般 由 模擬電子系統(tǒng)、數(shù)字電子系統(tǒng)和模數(shù)混合電子系統(tǒng)三大部分組內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 6 成。從概念上講凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。傳統(tǒng)的數(shù)字系統(tǒng)設計只能對電路板進行設計，通過設計電路板來實現(xiàn)系統(tǒng)功能。電子產(chǎn)品設計的基本思路一直是先選用標準通用集成電路芯片，再由這 些芯片和其它元件自下而上的構(gòu)成思路、子系統(tǒng)和系統(tǒng)，即常說的 ” 自 底 向上 ” 的設計方法。 “自底向上“一般 是在系統(tǒng)劃分和分解的基礎(chǔ)上先進行單元設計，在單元的精心設計后逐步進行功能模塊設計，然后再進行子系統(tǒng)的設計，最后完成系統(tǒng)總體設計。 這樣設計出的電子系統(tǒng)所用元件的種類和數(shù)量較多，體積與功耗大，可靠性差。圖 （ a）所示為傳統(tǒng)“ 自底向上”設計方法的具體設計步驟。 隨著集成電路技術(shù)的不斷進步和 EDA 技術(shù)的迅速發(fā)展， 可編程邏輯器件及 EDA 技術(shù)給今天的電子系統(tǒng)設計者提供了強有力的工具，使得電子系統(tǒng)的設計方法發(fā)生了質(zhì)的變化 ?，F(xiàn)在，只要擁有一臺計算機、一套相應的 EDA 軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數(shù)字系統(tǒng)的設計和生產(chǎn)。 當代電子系統(tǒng)的設計方法 隨著集成電路技術(shù)的不斷進步和 EDA 技術(shù)的迅速發(fā)展， 現(xiàn)在人們可以把數(shù)以億計的晶體管，幾十萬門甚至幾百萬門的電路集成在一塊芯片上。半導體集成電路已由早期的單元集成、部件電路集成發(fā)展到整機電路集成和系統(tǒng)電路集成。利用 EDA 工具，采用可編程器件，通過設計芯片來實現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設計方法。新的設計方法能夠由設計者定義器件內(nèi)部邏輯，將原來由電路板設計完成的大 部分工作放在芯片的設計中進行。這樣不僅可以通過芯片設計實現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，從而有效的增強了設計靈活性，提高了工作效率。同時，基于芯片的設計可以減少芯片的數(shù)量，縮小系統(tǒng)的體積，降低能源消耗。電子系統(tǒng)的設計方法也由傳統(tǒng)的“自 底 向上“的方法改為”自頂向下“的設計方法。在這種新的設計方法中，由整機系統(tǒng)用戶對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 ASIC 來實現(xiàn)，且這些專用集成電路是 由 系統(tǒng)和電路 的 設計師親自參與設 計的，直至完成電路到芯片版圖的設計，再交由 IC 工廠加工，或者用可編程 ASIC（例如 CPLD 和 FPGA）現(xiàn)場編程實現(xiàn)。 [1] 在“自頂向下“的設計中，首先需要進行行為設計，確定該電子系統(tǒng)的功能、性能及允許的芯片面積和成本等。接著進行結(jié)構(gòu)設計，根據(jù)該電子系統(tǒng)或芯片的特點，將其內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 7 分為接口清晰、相互關(guān)系明確、盡可能簡單的子系統(tǒng)，得到一個總體結(jié)構(gòu)。這個結(jié)構(gòu)可能包括算術(shù)邏輯單元、控制子單元、數(shù)據(jù)通道、各種算法狀態(tài)機等。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，這時需要進行硬件仿真，以最終確定本次設計的正確性。最后進行版圖設計，即將電路 圖轉(zhuǎn)化成版圖。 T o p d o w n B o t t o m u p行 為 設 計結(jié) 構(gòu) 設 計邏 輯 設 計電 路 設 計版 圖 設 計系 統(tǒng) 分 解單 元 設 計功 能 快 劃 分子 系 統(tǒng) 設 計系 統(tǒng) 總 成 圖 （ a）“自頂向下“設計步驟 (b)“自底向上“設計步驟 本設計所采用的正是自頂向下的設計方法，縮短了設計周期，降低了設計成本。 內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 8 第三章 主要芯片及設計工具簡介 主要芯片介紹 AT89C52 單片機性能簡介 圖 AT89C52 引腳圖 AT89C52 是美國 ATMEL 公司生產(chǎn)的低電壓、高性能 CMOS 8 位單片機，片內(nèi)含 8K字節(jié)可反復擦寫的只讀程序存儲器（ EPROM）和 256bytes 的隨機存取數(shù)據(jù)存儲 器（ RAM），器件采用 ATMEL 公司的高密度、非易失性存儲技術(shù)生產(chǎn)，與標準 MCS51指令系統(tǒng)及 8052 產(chǎn)品引腳兼容，片內(nèi)置通用 8 位中央處理器（ CPU）和 FLASH 存儲單元。由于將多功能 8 位 CPU 和閃爍存儲器組合在單個芯片中， ATMEL 的 AT89C52 適合于許多較為復雜的控制應用場合，是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案。其引腳圖如圖 ，內(nèi)部方框圖見附錄一。 (1) 主要性能參數(shù)： 與 MCS51 產(chǎn)品指令和引腳完全兼容兼容 8K 字節(jié)可編程閃爍存儲器 內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 9 壽命： 1000 寫 /擦循環(huán) 數(shù)據(jù)保留時間： 10 年 全靜態(tài)工作： 0Hz24Hz 三級程序存儲器鎖定 256*8 字節(jié)內(nèi)部 RAM 32 可編程 I/O 線 3 個 16 位定時器 /計數(shù)器 8 個中斷源 可編程串行 UART 通道 低功耗的閑置和掉電模式 片內(nèi)振蕩器和時鐘電路 AT89C52 可降至 0Hz 的靜態(tài)邏輯操作，并支持兩種軟件可選的節(jié)電共組模式。空閑方式停止 CPU 工作，但允許 RAM、定時 /計數(shù)器、串行通信口及中斷系統(tǒng)繼續(xù)工作。掉電方式保存 RAM 中的內(nèi)容，但振蕩器停止工作并禁止其它所有部件工作直到下一個硬件復位。 (2) 引腳功能說明： VCC：供電電壓。 GND：接地。 P0 口： P0 口為一個 8 位漏級開路雙向 I/O 口，即地址 /數(shù)據(jù)復用總線。作為輸出口用時，每腳可驅(qū)動 8TTL 門電流。當 P1 口的管腳寫 1 時，被定義為高阻抗輸入。 P0 能夠用于訪問外部程序 /數(shù)據(jù)存儲器，它可以被定義為地址的低八位。在 FIASH 編程時，P0 口作為原碼輸入口，當 FIASH 進行校驗時， P0 輸出原碼，此時 P0 外部必須被拉高。 P1 口： P1 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/O 口， P1 口輸出緩沖器能接收 /輸出 4TTL 門電流。 P1 口 管腳寫入 1 后，被內(nèi)部上拉為高電平，此時可用作輸入， P1口被外部下拉為低電平時，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FLASH 編程和校驗時， P1 口作為第八位地址接收。 、 還可分別作為定時 /計數(shù)器 2 的外部計數(shù)輸入（ ）和輸入（ ）。 P2 口： P2 口為一個內(nèi)部上拉電阻的 8 位雙向 I/O 口， P2 口緩沖器可接收，輸出 4內(nèi)蒙古科技大學畢業(yè)設計 說明書（畢業(yè) 論文 ） 10 個 TTL 門電流，當 P2 口被寫“ 1”時，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。并因此作為輸入時， P2 口的管腳被外部拉低，將輸出電流。這是由于內(nèi)部上拉的緣故 。 P2口當用于外部程序存儲器或 16 位地址外部數(shù)據(jù)存儲器進行存取時， P2 口輸出地址的高八位。在給出地址“ 1”時，它利用內(nèi)部上拉優(yōu)勢，當對外部八位地址數(shù)據(jù)存儲器進行讀寫時， P2 口輸出其特殊功能寄存器的內(nèi)容。 P2 口在 FLASH 編程和校驗時接收高八位地址信號和控制信號。 P3 口： P3 口是一組帶有內(nèi)部上拉電阻的 8 位雙響 I/O 口。 P3 口輸出緩沖級可驅(qū)動4 個 TTL 邏輯門電路。 P3 口寫入“ 1”