【文章內(nèi)容簡介】 TXD（串行輸出口） /INT0（外部中斷 0） /INT1（外部中斷 1） T0（記時器 0 外部輸入） T1（記時器 1 外部輸入） /WR（外部數(shù)據(jù)存儲器寫選通） /RD（外部數(shù)據(jù)存儲器讀選通） 16 P3 口同時為閃爍編程和編程校驗接收一些控制信號。 RST：復(fù)位輸入。當(dāng)振蕩器復(fù)位器件時，要保持 RST 腳兩個機器周期的高電平時間。 ALE/PROG：當(dāng)訪問外部存儲器時，地址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。在 FLASH 編程期 間，此引腳用于輸入編程脈沖。在平時， ALE 端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的 1/6。因此它可用作對外部輸出的脈沖或用于定時目的。然而要注意的是：每當(dāng)用作外部數(shù)據(jù)存儲器時，將跳過一個 ALE脈沖。如想禁止 ALE 的輸出可在 SFR8EH 地址上置 0。此時， ALE 只有在執(zhí)行 MOVX， MOVC 指令是 ALE 才起作用。另外，該引腳被略微拉高。如果微處理器在外部執(zhí)行狀態(tài) ALE 禁止，置位無效。 /PSEN：外部程序存儲器的選通信號。在由外部程序存儲器取指期間，每個機器周期兩次 /PSEN 有效。但在訪問 外部數(shù)據(jù)存儲器時，這兩次有效的 /PSEN 信號將不出現(xiàn)。 /EA/VPP：當(dāng) /EA 保持低電平時，則在此期間外部程序存儲器（ 0000HFFFFH），不管是否有內(nèi)部程序存儲器。注意加密方式 1 時，/EA 將內(nèi)部鎖定為 RESET；當(dāng) /EA 端保持高電平時，此間內(nèi)部程序存儲器。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。 XTAL1：反向振蕩放大器的輸入及內(nèi)部時鐘工作電路的輸入。 XTAL2：來自反向振蕩器的輸出。 Vcc：電源端 Vss：接地端 17 第三章 等精度數(shù)字頻率計的硬件總體 設(shè)計 高精度頻率計的硬件組成 在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標(biāo)準(zhǔn)頻率信號；而單片機受本身時鐘頻率和若干指令運算的限制，測頻速度較慢，無法滿足高速、高精度的測頻要求。采用高集成度、高速的現(xiàn)場可編程門陣列 FPGA 為實現(xiàn)高速，高精度的測頻提供了保證。 整個測頻系統(tǒng)分為多個功能模塊，如信號同步輸入、控制部件、分頻和計數(shù)部件、定時、脈沖寬度測量、數(shù)碼顯示、放大整形和標(biāo)頻信號等模塊。除數(shù)碼管、放大整形和標(biāo)頻信號外，其它模塊可集成于 FPGA 芯片中，并且各邏輯模塊用硬件描述語言 HDL 來描 述其功能，如用 VHDL 或 AHDL 來對各功能模塊進行邏輯描述。然后通過EDA 開發(fā)平臺，對設(shè)計文件自動地完成邏輯編譯、邏輯化簡、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對 FPGA 芯片進行編程，以實現(xiàn)系統(tǒng)的設(shè)計要求。 高精度數(shù)字頻率計主要由 5 個部分構(gòu)成： （ 1） 信號整形電路。用于對待測信號進行放大和整形，以便作為PLD 器件的輸入信號。 （ 2） 測頻電路。是測頻的核心電路模塊，可以由 FPGA 等 PLD 器件擔(dān)任。 20MHz 的標(biāo)準(zhǔn)頻率信號直接進入 FPGA。 （ 3） 單片機電路模塊。用于控制 FPGA 的測頻操作和讀取測頻數(shù)據(jù)，并作出相應(yīng)的處理。單 片機的 P0 口直接讀取測試數(shù)據(jù)， P2 口向 FPGA 發(fā)控制指令。 （ 4） 鍵盤模塊。用 5 個鍵執(zhí)行測試控制，一個是復(fù)位鍵，其余是命令鍵。 18 （ 5） 數(shù)碼顯示模塊。 其硬件框圖如下圖 所示 ，由圖可看出，待測信號經(jīng)過放大整形電路的處理后，進入 TC LK 端口，作為標(biāo)準(zhǔn)頻率信號的 50MHz信號進入 BC LK 端口，他們分別被 F PGA 中的兩個計數(shù)器分別計數(shù)，并根據(jù)特定的比例關(guān)系將數(shù)值再返回單片機由單片機進行計算，最后將所得數(shù)值返回 F PGA，并通過 FP GA 將之在數(shù)碼管中顯示出來。(詳細介紹見測品原理一節(jié) ) 圖 整體系統(tǒng)框圖 整 體電路設(shè)計 總體電路圖見電路圖 如下 頁所示 ，由 圖可知，主體控制電路是用單片機控制 FPGA 的工作。 被測信號經(jīng)過整形電路的整形后，進入 FPGA，由 FPGA 對被測信號進行計數(shù)并將數(shù)值返回到單片機中，由單片機進行計算，最后，單片機將計算后的數(shù)據(jù)整理再送回 FPGA，由 FPGA 控制的顯示電路進行顯示，從而將測試結(jié)果直觀地顯示出來。 19 圖 整體電路圖 20 （ 1） 單片機的 8 位 P2 作為數(shù)據(jù)采集口，接 FPGA 的 8 位數(shù)據(jù)口 DATA[0..7]，負責(zé)讀取數(shù)據(jù)。 （ 2） 單片機的 與 START 控制信號相連，單片機可通過信號 START 了解計數(shù)是否結(jié)束，以確定何時可以讀取數(shù)據(jù)。 （ 3） 與 EEND 信號線相連，當(dāng)其由低電平變?yōu)楦唠娖綍r指示脈寬計數(shù)結(jié)束。 （ 4） A A4 和 A5 與 SEL[0..2]相連，用于控制多路通道的數(shù)據(jù)選擇，當(dāng) SEL 分別為‘ 000’、‘ 001’、‘ 010’‘ 011’時，由低 8位到高 8 位讀出標(biāo)準(zhǔn)頻率計數(shù)值；當(dāng) SEL 分別為‘ 100’、‘ 101’、‘ 110’、‘ 111’時，由低 8 位到高 8 位讀出待測頻率計數(shù)值。 （ 5） 接清零信號 CLR，高電平有效，每一測頻周期開始都應(yīng)首先清零。 地址線 A A6 分別接控制信號 CL 和 SPUL。 CL 和 SPUL 協(xié)同控制測試操作。 具體模塊的設(shè)計 整形電路設(shè)計 其中，前兩級是實現(xiàn)發(fā)大功能，后一級是將正弦波整形成方波 。這樣被測信號經(jīng)過整形電路的整形，最終進入 FPGA 作為 TCLK 信號，用于計數(shù)器的計數(shù)。 電路圖如下 圖 所示 ： 信號經(jīng) D D2 限幅，由 Q Q2 放大，再經(jīng) 74HC14 史密特觸發(fā)器整形送至后面的 TC LK 輸入端待測量。 21 圖 整形電路圖 穩(wěn)壓電源設(shè)計 電源是各種電子線路的動力源，所以的電子設(shè)備對供電電壓都有一定的 要求，本項設(shè)計要求的電源為 +5V 穩(wěn)壓電源。穩(wěn)定的電壓是由市電經(jīng)變壓、整流、濾波、穩(wěn)壓后得到的。 此處我們采用 最普通而成熟的變壓器 +整流濾波 +穩(wěn)壓的方案 ，其 電路圖如下圖 所示 ： 圖 電源電路圖 圖中，經(jīng)變壓器變壓后的交流低壓通過 4 個 1N4007 組成的全橋整流，得到的脈動的直流電由 C 1 C18 濾波，再由穩(wěn)壓芯片 7805穩(wěn)成 5V，供后級使用。 C1 C19 能完成后級電路的退耦。值得注意的是 C 1 C19 的電容和應(yīng)小于 C 1 C18 的電容和，否則當(dāng)電源斷電后，電流 會倒灌，可能損壞穩(wěn)壓芯片。 設(shè)變壓器輸出電壓為 9V，變壓器效率為 80%，則除去穩(wěn)壓模塊、 22 變壓器的損耗，變壓器大致功率應(yīng)為： P1 ≈ 465 mA*9V*≈ 10W 取功率為 10W 的變壓器足夠使用。 鍵盤電路設(shè)計 本系統(tǒng)需要鍵盤控制的鍵有四個，分別為測周期鍵、測頻率鍵、測占空比鍵、測脈寬鍵。鍵盤結(jié)構(gòu)有獨立式矩陣式兩種。獨立式按鍵的各鍵相互獨立，每個鍵都有一根輸入線，各鍵的狀態(tài)互不影響， CPU需對各鍵狀態(tài)分別檢測。只適用于按鍵量較少的場合，本系統(tǒng)按鍵較少，可采用 獨立式按鍵接口電路形式。矩陣式鍵盤適用于按鍵較多的場合，矩陣式鍵盤的按鍵位于行、列交叉點上。 鍵盤電路如下圖 所示 ： 圖 鍵盤電路圖 由圖可知，若無鍵按下， P10～ P13 口保持高電平，有鍵按下后，變?yōu)榈碗娖?。定義鍵 S1 S1 S1 S14 分別為測頻率鍵、測周期鍵、測脈沖鍵、測占空比鍵。即為口 P P1 P1 P13 分別控制測頻率、測周期、測脈沖和測占空比。 采用查詢方式工作，先讀 P1 口，若某位為低電平，先延時 10ms， 23 然后再讀該位，如果讀得的值仍為低 電平，可確認此鍵已按下。然后調(diào)用該鍵的處理子程序，各鍵優(yōu)先級別由軟件安排。 顯示電路設(shè)計 由于該系統(tǒng)中能操作 LED 數(shù)碼管顯示的有兩個器件，單片機和FPGA。用單片機來控制顯示部分的優(yōu)點是方案成熟，但卻占用了許多單片機的 CP U 時間，加重了它的負荷，減慢了它處理其他重要數(shù)據(jù)的速度，而且還占用了單片機并不富裕的 I/O 資源。可如果使用FPGA 來實現(xiàn)，能大大減輕 MC U 的負擔(dān)，并且 FP GA 有足夠多的 I/O口和硬件單元，正好用來控制顯示。由于 FP GA 是并行工作的，顯示模塊可以獨立工作，不會被打斷和打斷其他進 程。 顯示器有靜態(tài)顯示和動態(tài)顯示兩種方式。靜態(tài)顯示就是每一位都用各自的位輸出口控制，在顯示某個字符時，相應(yīng)的段恒定發(fā)光或不發(fā)光。顯然，靜態(tài)顯示需占用較多的 I/O 口線。動態(tài)顯示即將多個 7 段 LED 的段選端復(fù)接在一起，只用一個 8 位輸出口控制段選，段選碼同時加到各個 7 段 LED 顯示器上，通過控制各個顯示器公共陰極輪流接地的方法，逐一輪流地啟動各個 LED。在這種方法中，只要恰當(dāng)?shù)剡x擇點亮?xí)r間和間隔時間，就會給人一種假象，似乎各位 LED 是“同時”顯示的，動態(tài)顯示其優(yōu)點是硬件簡單，且占用 I/O口較少。本系統(tǒng)可采用動態(tài)顯示方 式，顯示電路如下圖 所示 ： 24 圖 顯示電路圖 25 第四章 等精度數(shù)字頻率計軟件設(shè)計及仿真 本 系統(tǒng) 中由 單片機作為總控制 模塊 ， 對整個系統(tǒng)進行控制 ， 并對相關(guān)數(shù)據(jù)進行 數(shù)值處理。當(dāng)系統(tǒng)上電的時候，單片機要完成對整個系統(tǒng)的初始化，然后檢測按鍵輸入，又輸入事件就完成相應(yīng)的功能。 FPGA 測量模塊的工作模式、工作狀態(tài)都是由單片機 控制 的，這時單片機要實現(xiàn)了與 FPGA 的接口和測量時序，以操作 FPGA 相應(yīng)的模塊并且進行數(shù)據(jù)的傳輸。軟件的總體流程圖如 下所示： 具體模塊流程圖參見附錄 3，此處不再一一介紹。 N N N Y Y Y 開始 單片機及10K10 初始化 按鍵檢測及 設(shè)置狀態(tài)標(biāo)志 標(biāo)志測頻率？ 標(biāo)志測脈寬？ 標(biāo)志測占空？ 設(shè)置測頻率方式 設(shè)置測脈寬方式 設(shè)置測占空比方式 讀取數(shù)據(jù) 讀取數(shù)據(jù) 讀取數(shù)據(jù) 數(shù)據(jù)計算及轉(zhuǎn)換 數(shù)據(jù)計 算及轉(zhuǎn)換 數(shù)據(jù)計算及轉(zhuǎn)換 轉(zhuǎn)換的 BCD數(shù)送回 10K10的寄存單元 主程序流程 26 測頻原理 等精度測頻的實現(xiàn)方法可以簡單地用下圖 和波形圖 來說明。圖 4. 2 中“預(yù)之置門控信號” CL 可由單片機發(fā)出，可以證明，在 1 秒制至 秒間選擇的范圍內(nèi)， CL 的時間寬度對測頻精度幾乎沒有影響，在此設(shè)其寬度為 prT 。 BZH 和 TF 模塊是兩個可控的 32 位高速計數(shù)器， BENA 和 EN A 分別是他們的計數(shù)允許信號端，高電平有效。 圖 測頻主控結(jié)構(gòu)圖 標(biāo)準(zhǔn)頻率信號從 BZH 的時鐘輸入端 BC LK 輸入，設(shè)其頻率位 sF ；經(jīng)整形后的被測信號從與 BZH 相似的 32 位計數(shù)器 TF 的時鐘輸入端TC LK 輸入，設(shè)其真實頻率至值為 xeF ，被測頻率為 xF 。測頻原理說明如下： 測頻開始前，首先發(fā)出一個清零信號 C LR，使兩個計數(shù)器和 D觸發(fā)器置 0，同時通過信號 EN A，禁止兩個計數(shù)器計數(shù)。這是一 個初始化操作。 然后由單片機發(fā)出允許測頻命令，即令預(yù)置門控信號 CL 為高電 27 平，這時 D 觸發(fā)器要一直等到被測信號的上升沿通過時 Q 端才被置1，與此同時，將同時啟動計數(shù)器 BHZ 和 TF，進入圖 4. 3 所示的“計數(shù)允許周期”。在此期間， BHT 和 TF 分別對被測信號和標(biāo)準(zhǔn)頻率信號同時計數(shù)。當(dāng) prT 秒后，預(yù)置門控信號被單片機置為低電平，但此時兩個計數(shù)器仍沒有停止計數(shù)，一直等到隨后而至的被測信號的上升沿到來時，才通過 D 觸發(fā)器將這兩個計數(shù)器同時關(guān)閉。由圖 4. 3可見， CL的寬度和發(fā)生 的時間都不會影響計數(shù)使能信號（ S TART）允許計數(shù)的周期總是恰好等于待測信號 TC LK 的完整周期數(shù)這樣一個事實，這正是確保 TC LK 在任何頻率條件下都能保持恒定精度的關(guān)鍵。而且 CL 寬度的改變以及隨即的出現(xiàn)時間造成的誤差最多只有BC LK 信號的一個時鐘周期，如果 BC LK 由精確穩(wěn)定的晶體振蕩器發(fā)出，則任何時刻的絕對測量誤差只有億分之一秒。 圖 頻率計測控時序 圖 設(shè)在一次預(yù)置門時間 prT 中對被測信號的計數(shù)值為 xN ，對標(biāo)準(zhǔn)頻率信號的計數(shù)值為 sN ，則下式成立： xF / xN ＝ sF / sN 4－ 1 不難得到測得的頻率為： xF ＝（ sF / sN ） ? xN 4－ 2 最后通過控制 S EL 選擇信號和 64