【導(dǎo)讀】頻率計(jì)是一種專(zhuān)門(mén)對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。隨著電子技術(shù)的發(fā)展，待測(cè)信號(hào)頻率越來(lái)越高，測(cè)頻技術(shù)也有了相當(dāng)大。根據(jù)頻率計(jì)的測(cè)頻原理，采用了VHDL語(yǔ)言完成了8位16進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)，并在FPGA器件上實(shí)現(xiàn)。本設(shè)計(jì)中的FPGA部分由測(cè)頻控制模塊，計(jì)數(shù)模塊，鎖存模塊，除FPGA核心部分，外圍電路由電源部分，顯示部分，基準(zhǔn)信號(hào)輸入部分，控。最后依據(jù)電路圖完成了硬件電路的焊接與調(diào)試。

　　

【正文】 MSEL0=0。 （ 4） PPA (Passive parallel Asynchronous 被動(dòng)并行異步 )模式： MSEL1= MSEL0=1。 （ 5） PSA ( Passive Serial Asynchronous 被動(dòng)串行異步 )模式： MSELI= MSEL=0。 工程師范學(xué)院 2020屆本科生畢業(yè)設(shè)計(jì) 20 6 頻率計(jì)系統(tǒng)調(diào)試 要快捷、成功地開(kāi)發(fā)一個(gè)基于 FPGA8位 16進(jìn)制的頻率計(jì)，正確、合理的調(diào)試方法是必不可少的環(huán)節(jié)。調(diào)試基本分為硬件和軟件兩步進(jìn)行：首先對(duì)硬件電路外部設(shè)備進(jìn)行調(diào)試。然后，借助 PC機(jī)調(diào)試軟件將設(shè)備端的串口協(xié)議 (主要有描述符請(qǐng)求、端口配置、地址設(shè)置以及基本數(shù)據(jù)交換 )調(diào)通，用調(diào)試好的設(shè)備接口來(lái)開(kāi)發(fā)、調(diào)試 PC軟件，寫(xiě)入單 FPGA程序。最后，加上設(shè)備端的其它用戶程序，對(duì)整個(gè)完整的系統(tǒng)進(jìn)行系統(tǒng)調(diào)試。 . 硬件的調(diào)試步驟與驗(yàn)證 頻率計(jì)的硬件調(diào)試主要有以下幾步： (1)檢查電路原理圖是否有錯(cuò)誤； (2)焊件，測(cè)試各個(gè)元件管腳連接是否有錯(cuò)誤，并檢查是否有虛焊脫焊的問(wèn)題； (3)加電測(cè)試電源部分工作是否正常，基準(zhǔn)信號(hào)輸入不分工作是否正常； (4)下載 VHDL程序，測(cè)試電路其他各部分工作是否正常； (5)測(cè)試完畢。 軟件的調(diào)試步驟與驗(yàn)證 在 VHDL程序調(diào)試過(guò)程中主要有以下幾步： (1)程序輸入計(jì)算機(jī)中，用集成開(kāi)發(fā)環(huán)境 QuartusⅡ中進(jìn)行程序調(diào)試； (2)起初調(diào)試時(shí)對(duì) QuartusⅡ運(yùn) 用不熟悉，建立文件時(shí)未建立工程文件，導(dǎo)致在接下來(lái)的調(diào)試、仿真過(guò)程中不能正常進(jìn)行。經(jīng)認(rèn)真學(xué)習(xí)對(duì) QuartusⅡ軟件有了比較系統(tǒng)的認(rèn)識(shí)。 (3)由于 FPGA芯片集成度高，這就要求程序必須 嚴(yán)謹(jǐn) 。在編寫(xiě)鎖存模塊時(shí)遇到數(shù)碼管腳分配不均現(xiàn)象，在編譯及仿真過(guò)程中不能正常進(jìn)行。通過(guò)對(duì)鎖存程序以及譯碼程序的調(diào)整，將各管腳準(zhǔn)確分配后，實(shí)現(xiàn)了編譯與仿真，達(dá)到所需效果。 (4)由于鎖存器為 對(duì)頻率計(jì)中的 32位二進(jìn)制計(jì)數(shù)器的使能端進(jìn)行同步控制。 所以在仿真時(shí)出現(xiàn)仿真結(jié)果不明顯現(xiàn)象， 必須 設(shè)置恰當(dāng) 的仿真結(jié)束時(shí)間和輸入信號(hào)的時(shí)鐘周期，本模塊設(shè) 置的 End time 為 50us。 工程師范學(xué)院 2020屆本科生畢業(yè)設(shè)計(jì) 21 結(jié) 論 基于 FPGA的頻率計(jì)是目前精度最高的頻率計(jì) .在高速時(shí)鐘隨處可見(jiàn)的現(xiàn)代電子系統(tǒng)，有著非常廣泛的研究?jī)r(jià)值。從某種程度上說(shuō)它是以犧牲時(shí)間來(lái)?yè)Q取精確度的，但一般情況下頻率計(jì)對(duì)時(shí)間的要求并不高，并且由于電子系統(tǒng)對(duì)系統(tǒng)時(shí)鐘準(zhǔn)確度的要求越來(lái)越高，因此全同步數(shù)字頻率計(jì)還是有著廣泛的應(yīng)用空間。通過(guò)對(duì)數(shù)字頻率計(jì)的設(shè)計(jì)，可以得到以下幾個(gè)結(jié)論 : （ 1） 把數(shù)字頻率計(jì)設(shè)計(jì)在 FGPA芯片上，構(gòu)成了一個(gè)典型的 SOC系統(tǒng)，對(duì)縮小電路板的體積以及縮短設(shè)計(jì)開(kāi)發(fā)的周期具有非常重要的意義。 （ 2） 通過(guò)對(duì)數(shù)字頻率計(jì)的仿真，得到了良好的結(jié)果，這對(duì)硬件的設(shè)計(jì)和測(cè)試提供了很好的依據(jù)。 （ 3） 本設(shè)計(jì) 做好硬件電路 的焊接并進(jìn)行了 硬件測(cè)試 。 在后續(xù)的研究中應(yīng)該做好對(duì)硬件的完善 ，能夠與現(xiàn)在市面上的頻率計(jì)的測(cè)試結(jié)果進(jìn)行比較，得到更加科學(xué)的驗(yàn)證。 （ 4） 本設(shè)計(jì)要轉(zhuǎn)化成產(chǎn)品還要更進(jìn)一步的進(jìn)行研究，完善 設(shè)計(jì)電源電路和被測(cè)信號(hào)的波形整形、放大電路以及設(shè)計(jì)標(biāo)準(zhǔn)穩(wěn)定的時(shí)基信號(hào)電路。 （ 5） 由于測(cè)量頻率的儀器功能一般都比較多，因此，我們完全可以在本設(shè)計(jì)的基礎(chǔ)之上，可以添加測(cè)周，測(cè)相位差以及與 PC機(jī)通訊的功能，使之向多功能方向發(fā)展。 工程師范學(xué)院 2020屆本科生畢業(yè)設(shè)計(jì) 22 參考文獻(xiàn) [1] 求是科技 ,CPLD/FPGA應(yīng)用開(kāi)發(fā)技術(shù)與工程實(shí)踐 .北京 ： 人民郵電出版社 ,2020. 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