【正文】 numout2=numin2。 numin1 : in std_logic_vector(3 downto 0)。 U6 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry5, carry_out = carry6, count_out = result6 )。 result4 : out std_logic_vector(3 downto 0)。實驗的過程除了培養(yǎng)編寫能力之外，對我們的耐心的科學(xué)態(tài)度的培養(yǎng)也是有一定作用的。能清零，小數(shù)點隨著閘門的變化而變化，正確顯示是否溢出，以及成功的計數(shù)和譯碼顯示。 and freq_value5 = 0000 and freq_value4 = 0000 and freq_value3 = 0000 and freq_value2 = 0000 and dp1 /= 39。139。 out4=1111111。 when 0010 = led = 0010010。 end if。 use 。清零端 clear 和保持端 count_en 分別與測頻控制器 Reset 端和閘門信號 Gate 相對接。 end if。 entity counter is port (rst,clk : in std_logic。 附錄 23 gate=G1。源程序如 下： library IEEE。139。039。 波形整形電路 由外部輸入的可能是各種波形的信號，為了使頻率計能夠正常的工作，需要對輸入信號進行整形，將其調(diào)整為 TTL 信號。 clkout1k : out std_logic)。 clk=not clk。 圖 410 分頻器模塊 源程序如下： library IEEE。標(biāo)準信號的計數(shù)值 cN 越大則測量相對誤差越小，即提高門限時間τ和標(biāo)準信號頻率 cf 可以提高測量精度。由于同步計數(shù)不會產(chǎn)生1? 誤差，所以，倒數(shù)計數(shù)器的誤差與測周模式誤差相同。但是，隨著 1? 誤差的減小，標(biāo)準頻率誤差 cc ff? 將對測量結(jié)果產(chǎn)生影響，并以 cc ff? (圖中以 9105 ?? 為例 )為極限，即測量準確度不可能優(yōu)于 9105 ?? 。由此可知，最大的計數(shù)誤差為 1???N 個數(shù)。若在一定時間內(nèi)計得這個周期信號變化的次數(shù)為 N，則其頻率可表達： TNf? (41) 電子計數(shù)器可以嚴格按照公 式 (41)所表達的頻率的定義進行測頻 ,其原理方框圖如圖 41 示： 圖 41 測頻原理圖 首先，把被測信號① (以正弦波為例 )通過脈沖形成電路轉(zhuǎn)變成脈沖② (實際上變成方波即可 )其重復(fù)頻率等于被測頻率 xf ,然后將它加到閘門的一個輸入端。時刻和時間發(fā)展的歷史，集中反映在秒的定義在不斷變遷，秒的準確度不斷提高。 量程分為三檔： 第一檔：最小量程檔，閘門時間為 1S 時，最大讀數(shù)為 。數(shù)據(jù)類型分為標(biāo)量類型、復(fù)合類型、存取類型和文件類型四大類， VHDL 語言要求設(shè)計試題中的每一個常熟、信號、變量、函數(shù)以及設(shè)定的各種參量都必須有確定的數(shù)據(jù)類型，并且相同數(shù)據(jù)類型的量才能夠互相傳遞和作用。 關(guān)鍵詞 ： FPGA， VHDL， ISE，自頂向下。 目錄 摘 要 ??????????????????????????????????? 1 第一章 引言 數(shù)字系統(tǒng)設(shè)計方法概述 ????? ???????????????? 3 VHDL 簡介 ???????????????????? ?????? 4 技術(shù)指標(biāo)要求 ?????????????????????????? .5 第二章 數(shù)字式頻率計的總體設(shè)計 1 原理簡述 ..............................................................6 頻率或時間的原始基準 ..............................................7 電子計數(shù)器測頻方法 ...............................................8 電子計數(shù)器的測頻原理 ............................................8 誤差分析 ..........................................................9 177。操作符和操作數(shù)構(gòu)成表達式，完 成算術(shù)或邏輯運算。 第二檔：閘門時間為 時，最大讀數(shù)為 。 采用天文觀測方法，求得的太陽出現(xiàn)于天頂?shù)钠骄芷跒槠骄柸?。閘門出門控信號④來控制開、閉時間，只有在閘門開通時間 T 內(nèi)，被計數(shù)的脈沖⑤才能通過閘門，被送到十進制電子計數(shù)器進行計數(shù)。所以考慮到公式 (41)，可寫成 xTfNNN 11 ????? (43) 式中 T 為閘門時間， xf 為被測頻率。 測量低頻時，由于 1? 誤差產(chǎn)生的測頻誤差大得驚人，例如， xf 為 10Hz， T=1s，則由 1? 誤差引起的 測頻誤差可達到 10%，所以，測量低頻時不宜采用直 測量周期的必要性和基本原理 測量周期的必要性 正如前述，當(dāng) xf 較低時，利用計數(shù)測器直接測頻，由 1? 誤差所引起的測頻誤差將會大到不可允許的程度。 等精度測 量 目前，有三種常用的數(shù)字頻率的測量方法 :直接測頻法 (以下簡稱 M 法 )，直接測周法 (以下簡稱 T 法 )和綜合測量法 (即相結(jié)合的方法，以下簡稱為 M/T 法 )。在精度不變的情況下，提高標(biāo)準信號頻率可以縮短門限時間，提高測量速度。 use 。 end if。 end Fdiv3。波形整形電路如下所示： 附錄 20 圖 4－ 12 波形整形電路 閘門選擇器 該模塊的功能是實現(xiàn)對輸入的幾個閘門信號的手動選擇，并輸出被選中的閘門信號以及小數(shù)點的控制信號 DP1， DP2， DP3。dp2 = 39。 then fref = f100hz。 use 。 latch=G2。 carry_in : in std_logic。 else null。計數(shù)器輸出端與鎖存器輸入端對接，而進位輸出端則依次接到下一位計數(shù)器的保持端 cout_en，惟第六位即最高位的進位輸出作為溢出標(biāo)志用over 來表示，用以顯示計數(shù)器計數(shù)是否溢出，溢出了就更換大一級的檔位。 use 。 end if。 when 0011 = led = 0000110。 out5=1111111。 end if。139。 圖 424 頂層原理圖仿真的局部放大 附錄 31 圖 425 頂層原理圖仿真圖整體 分配引腳和下載實現(xiàn) 全部 仿真通過后，就運行 ISE 的設(shè)計實現(xiàn)，然后再打開 XILINX PACE，在里面分配引腳，即實現(xiàn)設(shè)計的輸入輸出端口與實際芯片的輸入輸出端口的對應(yīng)連接。 VHDL 語言來實現(xiàn)基于 FPGA 的實際工程項目， 理論和實踐沒有有機的聯(lián)系起來，理論沒有起到應(yīng)有的指導(dǎo)作用。 result5 : out std_logic_vector(3 downto 0)。 process (clear,csignal) begin if clear = 39。 numin2 : in std_logic_vector(3 downto 0)。 numout3=numin3。 numout1=numin1。 overin : in std_logic。 U5 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry4, carry_out = carry5, count_out = result5 )。 result3 : out std_logic_vector(3 downto 0)。 附錄 32 心得體會： 我認為本次實驗讓我對高層次的電路設(shè)計有了一個更加深刻的理解和認識，實驗中的主要困難在于程序的鏈接調(diào)試，實驗之后感覺自己已經(jīng)能夠適應(yīng)這種 設(shè)計方式了。在仿真圖上可以看出程序的綜合的確達到了我們的要求。039。 and freq_value5 = 0000 then hide = 39。 out3=1111111。 when 0001 = led = 1001111。 else sel = sel + 1。 其生成模塊如下： 圖 422 顯示譯碼控制模塊 附錄 27 其源程序如下 : library IEEE。 被測信號接至此計數(shù)器的 Csignal。 else count = 0000。 use 。 end process。鎖存信號之后，必須有一清零信號 Reset 對計數(shù)器進行清零，為下 1 秒鐘的計數(shù)操作準備。 elsif se100 = 39。 dp1 = 39。 這個模塊即實現(xiàn)了把 32MHz的時基信號分成了我們需要的四個信號 1Hz， 10Hz， 100Hz， 1KHz。 clkout100 : out std_logic。 else t = 1。這樣做可以實現(xiàn)程序的調(diào)用，只需要修改少量的地方就可以實現(xiàn)不同的分頻需要。 ?????? (415) 可以看出，在 M/T 法中，相對誤差與被測信號本身的頻率特性 無關(guān)，即對整個測量域而言，測量精度相等，因而稱之為 “ 等精度測量 ” 。將公式 (49)代入公式 (48)可得 附錄 14 ncxf ffN 10? (410) 從公式 (410)可見 ,主門 II 和計數(shù)器 II 實際上工作在測頻模 式，其輸入頻率就是xf (注意：由于測周期模式計得的數(shù) N 本身存在 1? 誤差，故嚴格來講輸入頻率并非準確地等于 xf )，且工作在同步計數(shù)方式 ,即加到主門 II 的 xf 和 cf 同步。而當(dāng) T 選定后， xf越高，則由于 1? 誤差對測量結(jié)果的影響越小，測量準確度就越高。 圖 42 正負 1 誤差 若主門開啟時刻為 0T ，而第 1 個計數(shù)脈沖出現(xiàn)在 xT ，圖 42 (a)中示出了 xT 0T 0的情況 ( 0TTT x ??? )，這時計數(shù)器計得 N 個數(shù) (圖中 N=6)；現(xiàn)在再來看圖 42 (b)情況，即 T? 趨近于 0，這就有兩種可能的計數(shù)結(jié)果：若第 1 個計數(shù)脈沖和第 7 個計數(shù)脈沖都能通過主門，則可計得 N+1=7 個數(shù)；也可能這兩個脈沖都沒有能進入主門，則只能計得 N1=5個數(shù)。 電子計數(shù)器的測頻原理 所謂“頻率”，就是周期性信號在單位時間 (一秒 )內(nèi)變化的次數(shù)。如果一秒內(nèi)的振動數(shù)即頻率為已知，則可由 此振動數(shù)的倒數(shù)得到秒的間隔，這就是說單位秒和標(biāo)準頻率數(shù)是互相依存的事物。擴展 1MHz～ 100MHz。數(shù)據(jù)對象包括常量、變量和信號三種，其中除變附錄 5 量是局部量外，其他都是全局量。使用 ModelSim 仿真軟件對 VHDL 程序做了仿真，并完成了綜合布局布線，最 終下載到芯片 SpartanII 上取得良好測試效果。1 誤差 ....................................................9 標(biāo)準頻率誤差 ...............................................10 結(jié)論 .......................................................10 測量周期的必要性 ...............................................11 測量周期的基本原理 .........................................11 附錄