【正文】 設(shè)計(jì)十分重要，設(shè)計(jì)中要對(duì)其進(jìn)行仔細(xì)的實(shí)時(shí)仿真，防止可能產(chǎn)生的毛刺。 latch=G2。 architecture Behavioral of control is signal G1,G2: std_logic:=39。 use 。計(jì)數(shù)清零信號(hào)也由測(cè)頻控制器變換后輸出，控制整個(gè)電路。 then fref = f100hz。139。dp2 = 39。 f1hz,f10hz,f100hz: in std_logic。波形整形電路如下所示： 附錄 20 圖 4－ 12 波形整形電路 閘門選擇器 該模塊的功能是實(shí)現(xiàn)對(duì)輸入的幾個(gè)閘門信號(hào)的手動(dòng)選擇，并輸出被選中的閘門信號(hào)以及小數(shù)點(diǎn)的控制信號(hào) DP1， DP2， DP3。 U3:fdiv generic map(rate=5) port map (f_in=carry2,f_out=carry3)。 end Fdiv3。 use 。 end if。 signal clk : std_logic:=39。 use 。對(duì)一個(gè)兩位的二進(jìn)制計(jì)數(shù)器，當(dāng)輸入兩個(gè)脈沖時(shí)，其輸出進(jìn)位脈沖為 1 個(gè)，即入 /出之比為 2比 1。在精度不變的情況下，提高標(biāo)準(zhǔn)信號(hào)頻率可以縮短門限時(shí)間，提高測(cè)量速度。 M/T 法測(cè)量原理如下圖所示。 等精度測(cè) 量 目前，有三種常用的數(shù)字頻率的測(cè)量方法 :直接測(cè)頻法 (以下簡(jiǎn)稱 M 法 )，直接測(cè)周法 (以下簡(jiǎn)稱 T 法 )和綜合測(cè)量法 (即相結(jié)合的方法，以下簡(jiǎn)稱為 M/T 法 )。但是，這種方法不能直接讀出頻率值，而需要通過 1/xT 求倒數(shù)才得到頻率值。 測(cè)量低頻時(shí)，由于 1? 誤差產(chǎn)生的測(cè)頻誤差大得驚人，例如， xf 為 10Hz， T=1s，則由 1? 誤差引起的 測(cè)頻誤差可達(dá)到 10%，所以，測(cè)量低頻時(shí)不宜采用直 測(cè)量周期的必要性和基本原理 測(cè)量周期的必要性 正如前述，當(dāng) xf 較低時(shí)，利用計(jì)數(shù)測(cè)器直接測(cè)頻，由 1? 誤差所引起的測(cè)頻誤差將會(huì)大到不可允許的程度。 1 誤差產(chǎn)生的測(cè)頻誤差越大。所以考慮到公式 (41)，可寫成 xTfNNN 11 ????? (43) 式中 T 為閘門時(shí)間， xf 為被測(cè)頻率。從公式 (41)可知，上述測(cè)頻方法的測(cè)量誤差，一方面決定于閘門時(shí)間 T 準(zhǔn)不準(zhǔn)，另一方面決定于計(jì)數(shù)器計(jì)得的數(shù)準(zhǔn)不準(zhǔn)。閘門出門控信號(hào)④來(lái)控制開、閉時(shí)間，只有在閘門開通時(shí)間 T 內(nèi)，被計(jì)數(shù)的脈沖⑤才能通過閘門，被送到十進(jìn)制電子計(jì)數(shù)器進(jìn)行計(jì)數(shù)。 近年來(lái)引進(jìn)了微觀計(jì)時(shí)標(biāo)準(zhǔn)，這就是利用原子或分子內(nèi)部能級(jí)躍遷所輻射或吸收的電磁波的頻率作為基準(zhǔn)來(lái)計(jì)量時(shí)間。 采用天文觀測(cè)方法，求得的太陽(yáng)出現(xiàn)于天頂?shù)钠骄芷跒槠骄?yáng)日。 要求被測(cè)輸入信號(hào)應(yīng)是符合數(shù)字電路要求的脈沖波或正弦波。 第二檔：閘門時(shí)間為 時(shí)，最大讀數(shù)為 。 VHDL 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口時(shí)， VHDL 將一個(gè)設(shè)計(jì)（元件、電路、系統(tǒng)）分為：外部（可視部分、端口）和內(nèi)部（不可視部分、內(nèi)部功能、算法），因此可以很方便的實(shí)現(xiàn)數(shù)字系統(tǒng)的層次化設(shè)計(jì)，從而具有：在一個(gè)設(shè)計(jì)組中，各個(gè)設(shè)計(jì)者可獨(dú)立地以不同的設(shè)計(jì)文件設(shè)計(jì)不同的模塊元件；各個(gè)模塊可以被其 他設(shè)計(jì)者共享，或備以后使用；層次設(shè)計(jì)可使系統(tǒng)設(shè)計(jì)模塊化，便于移植，復(fù)用；層次設(shè)計(jì)可使系統(tǒng)設(shè)計(jì)周期更短， ARCHITECTURE Process Process ENTITY Sequential Process Combinational Process ports ports ponent 附錄 6 更易實(shí)現(xiàn)等優(yōu)點(diǎn)，為設(shè)計(jì)者提供更多的方便。操作符和操作數(shù)構(gòu)成表達(dá)式，完 成算術(shù)或邏輯運(yùn)算。設(shè)計(jì)者可以通過它編寫代碼，然后用模擬器驗(yàn)證其功能，再將設(shè)計(jì)代碼綜合成門級(jí)電路，最后下載到可編程邏輯器件（ CPLD,FPGA）來(lái)實(shí)現(xiàn)一個(gè)電子系統(tǒng)的設(shè)計(jì)。 目錄 摘 要 ??????????????????????????????????? 1 第一章 引言 數(shù)字系統(tǒng)設(shè)計(jì)方法概述 ????? ???????????????? 3 VHDL 簡(jiǎn)介 ???????????????????? ?????? 4 技術(shù)指標(biāo)要求 ?????????????????????????? .5 第二章 數(shù)字式頻率計(jì)的總體設(shè)計(jì) 1 原理簡(jiǎn)述 ..............................................................6 頻率或時(shí)間的原始基準(zhǔn) ..............................................7 電子計(jì)數(shù)器測(cè)頻方法 ...............................................8 電子計(jì)數(shù)器的測(cè)頻原理 ............................................8 誤差分析 ..........................................................9 177。附錄 1 電 子 科 技 大 學(xué) 實(shí) 驗(yàn) 報(bào) 告 實(shí)驗(yàn)科目： XX 電子技術(shù)綜合實(shí)驗(yàn) 指導(dǎo)教師： XXXX 實(shí)驗(yàn)地點(diǎn)： XXXX 學(xué)生姓名： XXXX 學(xué) 號(hào)： XXXX 附錄 2 基于 FPGA 數(shù)字式頻率計(jì)設(shè)計(jì) 摘 要 本文介紹了頻率計(jì)的基本原理和相應(yīng)的測(cè)量方案， 數(shù)字頻率計(jì)由放大整形電路、閘門選擇電路、分頻器電路、門控電路、十進(jìn)制計(jì)數(shù)器電路、鎖存器電路和掃描顯示控制譯碼系統(tǒng)組成。 關(guān)鍵詞 ： FPGA， VHDL， ISE，自頂向下。 VHDL簡(jiǎn)介 VHDL 語(yǔ)言是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言。數(shù)據(jù)類型分為標(biāo)量類型、復(fù)合類型、存取類型和文件類型四大類， VHDL 語(yǔ)言要求設(shè)計(jì)試題中的每一個(gè)常熟、信號(hào)、變量、函數(shù)以及設(shè)定的各種參量都必須有確定的數(shù)據(jù)類型，并且相同數(shù)據(jù)類型的量才能夠互相傳遞和作用。常用的并發(fā)描述語(yǔ)句有：進(jìn)程（ process）語(yǔ)句、塊（ block）語(yǔ)句、順序描述語(yǔ)句的并行版本、并行過程調(diào)用語(yǔ)句、元件例化語(yǔ)句、生成語(yǔ)句。 量程分為三檔： 第一檔：最小量程檔，閘門時(shí)間為 1S 時(shí)，最大讀數(shù)為 。 c、實(shí)現(xiàn)對(duì)高位無(wú)意義零的消隱。時(shí)刻和時(shí)間發(fā)展的歷史，集中反映在秒的定義在不斷變遷，秒的準(zhǔn)確度不斷提高。 2UT 、 ET 為宏觀計(jì)時(shí)標(biāo)準(zhǔn)，它需要精密的天文觀測(cè)，手續(xù)煩雜，準(zhǔn)確度有限。若在一定時(shí)間內(nèi)計(jì)得這個(gè)周期信號(hào)變化的次數(shù)為 N，則其頻率可表達(dá)： TNf? (41) 電子計(jì)數(shù)器可以嚴(yán)格按照公 式 (41)所表達(dá)的頻率的定義進(jìn)行測(cè)頻 ,其原理方框圖如圖 41 示： 圖 41 測(cè)頻原理圖 首先，把被測(cè)信號(hào)① (以正弦波為例 )通過脈沖形成電路轉(zhuǎn)變成脈沖② (實(shí)際上變成方波即可 )其重復(fù)頻率等于被測(cè)頻率 xf ,然后將它加到閘門的一個(gè)輸入端。 附錄 9 誤差分析 下面我們來(lái)分析計(jì)數(shù)器測(cè)頻的測(cè)量誤差。由此可知，最大的計(jì)數(shù)誤差為 1???N 個(gè)數(shù)。當(dāng) T 選定后， xf 越低，則由177。但是，隨著 1? 誤差的減小，標(biāo)準(zhǔn)頻率誤差 cc ff? 將對(duì)測(cè)量結(jié)果產(chǎn)生影響，并以 cc ff? (圖中以 9105 ?? 為例 )為極限，即測(cè)量準(zhǔn)確度不可能優(yōu)于 9105 ?? 。 圖 45 測(cè)周時(shí)的誤差曲線 附錄 13 倒數(shù)計(jì)數(shù)器 測(cè)量低頻時(shí)，首選測(cè)量周期，然后求倒數(shù)得到被測(cè)頻率值，這是減小由 1? 誤差產(chǎn)生頻率誤差的一種有效方法。由于同步計(jì)數(shù)不會(huì)產(chǎn)生1? 誤差，所以，倒數(shù)計(jì)數(shù)器的誤差與測(cè)周模式誤差相同。測(cè)量的實(shí)際閘門時(shí)間可能會(huì)與預(yù)置閘門時(shí)間不完全相同，但最大差值不會(huì)超過被測(cè)信號(hào)的一個(gè)周期。標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值 cN 越大則測(cè)量相對(duì)誤差越小，即提高門限時(shí)間τ和標(biāo)準(zhǔn)信號(hào)頻率 cf 可以提高測(cè)量精度。由于閘門時(shí)間只有 1S， ， 三檔，由于本設(shè)計(jì)將下載到 SpartanII 上，其提供的標(biāo)準(zhǔn)時(shí)間是32MHz， 為此，我們想到了計(jì)數(shù)器。 圖 410 分頻器模塊 源程序如下： library IEEE。 architecture behavioral of fdiv is signal t : integer range 0 to rate := 0。 clk=not clk。其源程序如下： library IEEE。 clkout1k : out std_logic)。 U2:fdiv generic map(rate=5) port map (f_in=carry1,f_out=carry2)。 波形整形電路 由外部輸入的可能是各種波形的信號(hào)，為了使頻率計(jì)能夠正常的工作，需要對(duì)輸入信號(hào)進(jìn)行整形，將其調(diào)整為 TTL 信號(hào)。 entity sele is port(se1,se10,se100: in std_logic。039。 dp1= 39。139。如使用一個(gè)低觸發(fā)器處理 1Hz 的時(shí)鐘信號(hào)，其 Q 端輸出，即是 脈寬 1S 計(jì)數(shù)器使能端的控制信號(hào)，而 Q 輸出即為脈寬 1S 的鎖存器使能信號(hào)。源程序如 下： library IEEE。 end control。 附錄 23 gate=G1。而清零信號(hào) Reset 的上升沿的產(chǎn)生是在下一個(gè) Gate 信號(hào)上升沿來(lái)臨之前，也就是說(shuō)是清了零才開始計(jì)數(shù)的，不是計(jì)了一會(huì)兒數(shù)再被清零了繼續(xù)計(jì)數(shù)，這也是與我們的設(shè)計(jì)要求相符合的。 entity counter is port (rst,clk : in std_logic。 then count = 0000。 end if。 when carry_in = 39。清零端 clear 和保持端 count_en 分別與測(cè)頻控制器 Reset 端和閘門信號(hào) Gate 相對(duì)接。 掃描顯示控制譯碼系統(tǒng) 本模塊通過用一個(gè)頻率 1KHz 的信號(hào)來(lái)掃描一個(gè)多路選擇器，實(shí)現(xiàn)對(duì)六位已經(jīng)鎖存的計(jì)數(shù)結(jié)果的掃描輸出，由于 1KHz 相對(duì)了人眼的暫留效應(yīng)已經(jīng)很高了，所以顯示結(jié)果不會(huì)讓人感覺到閃爍。 use 。 out0,out1,out2,out3,out4,out5: out std_logic_vector(6 downto 0))。 end if。 when others = data = freq_value5。 when 0010 = led = 0010010。 when others = null。 out4=1111111。 when others = null。139。039。 and freq_value5 = 0000 and freq_value4 = 0000 and freq_value3 = 0000 and freq_value2 = 0000 and dp1 /= 39。 end case。能清零，小數(shù)點(diǎn)隨著閘門的變化而變化，正確顯示是否溢出，以及成功的計(jì)數(shù)和譯碼顯示。 分析誤差原因后發(fā)現(xiàn)，誤差來(lái)源主要是做為系統(tǒng)時(shí)鐘參考的石英晶體振蕩器，如果選用較精確的石英晶體振蕩器，可以達(dá)到很高的精度。實(shí)驗(yàn)的過程除了培養(yǎng)編寫能力之外，對(duì)我們的耐心的科學(xué)態(tài)度的培養(yǎng)也是有一定作用的。 use 。 result4 : out std_logic_vector(3 downto 0)。 end ponent counter。 U6 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry5, carry_out = carry6, count_out = result6 )。 over=over1。 numin1 : in std_logic_vector(3 downto 0)。 numout2 : out std_logic_vector(3 downto 0)。 numout2=numin2。 附錄 3. 頂層原理圖 附錄 4. 計(jì)數(shù)器的級(jí)聯(lián)圖