【正文】 層次的網(wǎng)表輸出（寄存器與門級(jí)描述），邏輯綜合軟件會(huì)生成 EDIF（ Electronic Design Interchange Format）格式的 EDA工業(yè)標(biāo)準(zhǔn)文件。這兩種語(yǔ)言已被確定為 IEEE標(biāo)準(zhǔn)。例如， Altera 公司提供的 MAX+plus‖和 Quartus 開發(fā)系統(tǒng)， Lattice公司提供的 ispDesign Expert 開發(fā)系統(tǒng)， Xilinx公司提供的 Foundation 和 ISE 開發(fā)系統(tǒng)。這都得益于 PLD 期的出現(xiàn)及功能強(qiáng)大的軟件支持。先進(jìn)的 EDA工具已經(jīng)從傳統(tǒng)的自下而上的設(shè)計(jì)方法改變?yōu)樽皂斚蛳碌脑O(shè)計(jì)方法，以硬件描述語(yǔ)言來(lái)描繪系統(tǒng)級(jí)設(shè)計(jì)，并支持系統(tǒng)仿真和高層綜合。今天的 EDA工具將向著功能強(qiáng)大、簡(jiǎn)單易學(xué)、使用方便的方向發(fā)展。測(cè)試 綜合時(shí)可以消除設(shè)計(jì)中的冗余邏輯，診斷不可測(cè)的邏輯結(jié)構(gòu)，自動(dòng)插入可測(cè)性結(jié)構(gòu)，生成測(cè)試向量；當(dāng)整個(gè)電路設(shè)計(jì)完成時(shí)，測(cè)試設(shè)計(jì)也隨之完成。版圖綜合則是將門級(jí)和電路級(jí)的結(jié)構(gòu)描述轉(zhuǎn)換成物理版圖的描述，版圖綜合時(shí)將通過(guò)自動(dòng)交互的設(shè)計(jì)環(huán)境，實(shí)現(xiàn)按面積、速度和功率完成布局布線的優(yōu)化，實(shí)現(xiàn)最佳的版圖設(shè)計(jì)。設(shè)計(jì)前端的綜合工具，可以實(shí)現(xiàn)從算法級(jí)的行為描述到寄存器傳輸級(jí)結(jié)構(gòu)描述的轉(zhuǎn)換，給出滿足約束條件的硬件結(jié)構(gòu)。當(dāng)然，設(shè)計(jì)者的經(jīng)驗(yàn)在設(shè)計(jì)綜合中仍將起到重要的作用，自動(dòng)綜合工具將有效地提高優(yōu)化設(shè)計(jì)效率。將設(shè)計(jì)者的精力從繁瑣的版圖設(shè)計(jì)和分析中轉(zhuǎn)移到設(shè)計(jì)前期的算法開發(fā)和功能驗(yàn)證上，這是設(shè)計(jì)綜合工具要達(dá)到的目的。預(yù)計(jì)在下一代 EDA工具中，仿真工具將有一個(gè)較大的發(fā)展。仿真過(guò)程中仿真收斂的快慢同樣是關(guān)鍵因素之一。在整個(gè)電子設(shè)計(jì)過(guò)程中仿真是花費(fèi)時(shí)間最多的工作也是占用EDA工具資源最多的一個(gè)環(huán)節(jié)。 （ 3）更為有效的仿真工具的發(fā)展 通常，可以將電子系統(tǒng)設(shè)計(jì)的仿真過(guò)程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過(guò)程的電路級(jí)仿真。 具有混合信號(hào)設(shè)計(jì)能力的 EDA工具能處理含有數(shù)字信號(hào)處理、專用集成電路宏單元、數(shù)模變換和模數(shù)變換模塊、各種壓控振蕩器在內(nèi)的混合系統(tǒng)設(shè)計(jì)。因此， 20 世紀(jì) 90 年代以來(lái) EDA工具廠商都比較重視數(shù) /?；旌闲盘?hào)設(shè)計(jì)工具的開發(fā)。為此， EDA公司在 90年代相繼推出一批圖形化免編程的設(shè)計(jì)輸入工具，它們?cè)试S設(shè)計(jì)師用他們最方便并熟悉的設(shè)計(jì)方式，如框圖、狀態(tài)圖、真值表和邏輯方程建立設(shè)計(jì)文件，然后由 EDA工具自動(dòng)生成綜合所需的硬件描述語(yǔ)言文件。用硬件描述語(yǔ)言描述設(shè)計(jì)，更接近系統(tǒng)行為描述，且便于綜合，更適于傳遞和修改設(shè)計(jì)信息，還可以建立獨(dú)立于工藝的設(shè)計(jì)文件，不便之處是不太直觀，要求設(shè)計(jì)師學(xué)會(huì)編程。原理圖輸入方式的 優(yōu)點(diǎn)是直觀，能滿足以設(shè)計(jì)分析為主的一般要求，但是原理圖輸入方式不適合用 EDA綜合工具。因?yàn)闋顟B(tài)機(jī)的非法狀態(tài)的編碼方式和數(shù)量是明確的，從而確保了恢復(fù)正常狀態(tài)各種措施的絕對(duì)可行性。它的運(yùn)行方式類似于 CPU，但卻有良好的可靠性和高速的性能。 事實(shí)上，許多要求高可靠的智能控制系統(tǒng)完全可以利用 EDA技術(shù)以全硬件來(lái)實(shí)現(xiàn)。工作于 12MHz 晶振頻率的 MCS51 系列單片機(jī)對(duì) A/D 控制的采樣頻率為 20KHz 上下，即約每秒兩萬(wàn)次。 以軟件方式控制操作和運(yùn)算的系統(tǒng)速度顯然無(wú)法與純硬件系統(tǒng)相比，因?yàn)檐浖峭ㄟ^(guò)順序執(zhí)行指令的方式來(lái)完成控制和運(yùn)算步驟的，而用 HDL 語(yǔ)言描述的系統(tǒng)是以并行方式工作的。 （ 10） 高速性能好。 EDA技術(shù)的標(biāo)準(zhǔn)化和 HDL 設(shè)計(jì)語(yǔ)言與設(shè)計(jì)平臺(tái)對(duì)具體硬件的無(wú)關(guān)性，式設(shè)計(jì)者能更大程度地將自己的才智和創(chuàng)造力集中在設(shè)計(jì)項(xiàng)目性能的提高和成本的降低上，而將更具體的硬件實(shí)現(xiàn)工作讓專業(yè)部門來(lái)完成。 對(duì)于傳統(tǒng)的電子設(shè)計(jì)而言，對(duì)電子設(shè)計(jì)工程師似乎有更多的要求：他在電子技術(shù)理論和設(shè)計(jì)實(shí)踐方面必須是行家里手；他不但應(yīng)該是軟件高手，同時(shí)還是經(jīng)驗(yàn)豐富的硬件設(shè)計(jì)能工巧匠；他必須熟悉針對(duì)不同單片機(jī)或 DSP 器件開發(fā)系統(tǒng)的使用方法和性能，還必須知道許多器件的封裝形式和電器特性，知道不同的在線測(cè)試表的使用方法和性能指標(biāo)；他要熟練掌握大量的與設(shè)計(jì)理論和優(yōu)化技術(shù)毫無(wú)關(guān)系得技能技巧，不得不事無(wú)巨細(xì)，事必躬親。至于硬件系統(tǒng)測(cè)試，由于現(xiàn)在的許多系統(tǒng)主板不但層數(shù)多，而且許多器件都是 BGA(BallGrid Array)封裝，所有引腳都在芯片的底面，焊接后普通的儀器儀表無(wú)法接觸到所需要的信號(hào)點(diǎn)， 因此無(wú)法測(cè)試。 EDA不但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，在各個(gè)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試（邊界掃描技術(shù)）。傳統(tǒng)的電子設(shè)計(jì)技術(shù)中，由于沒(méi)有規(guī)范的設(shè)計(jì)工具和表達(dá)方式，無(wú)法進(jìn)行這種先進(jìn)的設(shè)計(jì)流程。 （ 7） 適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 EDA技術(shù)則完全不同，它的設(shè)計(jì)語(yǔ)言是標(biāo)準(zhǔn)化的，不會(huì)由于設(shè)計(jì)對(duì)象的不同而改變；它的開發(fā)工具是規(guī)范化的， EDA軟件平臺(tái)支持任何標(biāo)準(zhǔn)化的設(shè)計(jì)語(yǔ)言；它的設(shè)計(jì)成果是通用性的， IP 核具有規(guī)范化的接口協(xié)議。 傳統(tǒng)的電子設(shè)計(jì)方法至今沒(méi)有任何標(biāo)準(zhǔn)規(guī)范加以約束，因此，設(shè)計(jì)效率低，系統(tǒng)性能差，開發(fā)成本高，市場(chǎng)競(jìng)爭(zhēng)能力小。 基于 EDA技術(shù)的設(shè)計(jì)則不同，由于 HDL 表達(dá)的成功的專用功能設(shè)計(jì)在實(shí)現(xiàn)目標(biāo)方面有很大的可選性，它既可以用不同來(lái)源的通用 FPGA/CPLD實(shí)現(xiàn)，也可以直接以 ASIC來(lái)實(shí)現(xiàn)，設(shè)計(jì)者擁有完 全的自主權(quán)，再無(wú)受制于人之虞。 無(wú)論傳統(tǒng)的應(yīng)用電子系統(tǒng)設(shè)計(jì)得如何完美，使用了多么先進(jìn)的功能器件，如某公司的單片機(jī)、 CPU、 DSP 處理器、數(shù)字鎖相環(huán)或其他特性功能的 IC，都掩蓋不了一個(gè)無(wú)情的事實(shí)，即該系統(tǒng)對(duì)于設(shè)計(jì)者來(lái)說(shuō)，沒(méi)有任何自主知識(shí)產(chǎn)權(quán)可言，因?yàn)橄到y(tǒng)中的關(guān)鍵性的器件并非出自設(shè)計(jì)者之手，這將導(dǎo)致該系統(tǒng)在許多情況下的應(yīng)用直接受到限制，而且有時(shí)是致命的。 如果與傳統(tǒng)的使用專用功能器件等分離元件構(gòu)成的應(yīng)用電子系統(tǒng)的技術(shù)性能和設(shè)計(jì)手段相比， EDA技術(shù)及其設(shè)計(jì)系統(tǒng)具有更加明顯的優(yōu)勢(shì)。 EDA仿真測(cè)試技術(shù)只需通過(guò)計(jì)算機(jī)，就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后，還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃描測(cè)試。 （ 4） 強(qiáng)大的系統(tǒng)建模、電路仿真功能。 （ 3） 設(shè)計(jì)文檔的管理。如果邏輯仿真時(shí)的模擬庫(kù)、邏輯綜合時(shí)的綜合庫(kù)、版圖綜合時(shí)的版圖庫(kù)、測(cè)試綜合時(shí)的測(cè)試庫(kù)等。 （ 2）庫(kù)（ Library）的引入。 相比之下， EDA技術(shù)有很大不同： （ 1） 采用 HDL 對(duì)數(shù)字電子系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計(jì)各個(gè)階段、各個(gè)層次 進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過(guò)程的正確性。 （ 4） 對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 （ 2） 如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便。一般先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫出真值表，用卡諾圖進(jìn) 行手工邏輯簡(jiǎn)化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。但從 Inter上獲知， ABEL已經(jīng)開始了國(guó)際標(biāo)準(zhǔn)化的努力。雖然有不少 EDA軟件支持 ABELHDL， 但 提供 ABELHDL綜合器的 EDA公司僅 DATAIO一家。 ABELHDL還 能對(duì)所設(shè)計(jì)的邏輯系統(tǒng)進(jìn)行功能仿真。 ABELHDL被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計(jì)，由于其語(yǔ) 言描述的獨(dú)立性，因而適用于各種不同規(guī)模的可編程器的設(shè)計(jì)。 ABEL語(yǔ)言與 Verilog語(yǔ)言屬同一種描述級(jí)別（ ABEL與許多其它的 HDL在語(yǔ)句格式 和用法上具有 相似性），但 ABEL語(yǔ)言的特性和受支持的程度遠(yuǎn)遠(yuǎn)不如 Verilog ， Verilog是 從集成電路設(shè)計(jì)中發(fā)展而來(lái)，語(yǔ)言較為成熟，支持的 EDA工具很多。在 VHDL設(shè) 計(jì)中，綜合器完成的工作量是巨大的，設(shè)計(jì)者所做的工作就相對(duì)減少了；而在 Verilog設(shè) 計(jì)中工作量通常比較大，因?yàn)樵O(shè)計(jì)者需要搞清楚具體電路結(jié)構(gòu)的細(xì)節(jié)。但是當(dāng)設(shè)計(jì)者積累一定 經(jīng)驗(yàn)后會(huì)發(fā)現(xiàn)，每種綜合器一般將一定描述風(fēng)格的語(yǔ)言綜合成確定的電路，只要熟悉基本 單元電路的描述風(fēng)格，綜合后的電路還是易于控制的。 由于 VHDL和 Verilog各有所長(zhǎng)，市場(chǎng)占有量也相差不多。 Verilog語(yǔ)言的描述風(fēng)格接近于電路原理圖，從某種意義上說(shuō)，它是電路原理 圖的 高級(jí)文本表示方式。顯然 VHDL和 Verilog主要的區(qū)別在于邏輯表達(dá)的描述級(jí)別。隨著 VHDL 綜合器的進(jìn)步，綜合的效率和效果將越來(lái)越好。由于任何一種語(yǔ)言源程序，最終都要轉(zhuǎn)換 成門電路級(jí)才能被布線器或適配器所接受，因此 VHDL語(yǔ)言源程序的綜合通常要經(jīng)過(guò)行 為級(jí) ?RTL 級(jí) ?門電路級(jí)的轉(zhuǎn)化，而 Verilog語(yǔ)言源程序的綜合過(guò)程要稍簡(jiǎn)單，即經(jīng)過(guò) RTL 級(jí) ?門電路級(jí)的轉(zhuǎn)化。而 VHDL語(yǔ)言的特點(diǎn)決定了它更適于行為級(jí)（也包括 RTL 級(jí)）的描述，難怪有人將它稱為行為描述語(yǔ)言。 VHDL 與 Verilog 、 ABEL 語(yǔ)言的比較 一般的硬件描述語(yǔ)言可以在三個(gè)層次上進(jìn)行電路描述，其層次由高到低依次可分為行 為級(jí)、 RTL級(jí)和門電路級(jí)。正因?yàn)?VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，所以 VHDL 設(shè)計(jì)程序的硬 件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各種系列的 CPLD、 FPGA及各種門陣列器件。 (5) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。利用 EDA工具的邏輯優(yōu)化功能，可以自動(dòng)地把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更小、更高速的電路系統(tǒng)。 (4) 用 VHDL 完成一個(gè)確定的設(shè)計(jì)，可以利用 EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表 (根 據(jù)不同的實(shí)現(xiàn)芯片 )。 (3) VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。就目前流行的 EDA工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題，只是在綜合與優(yōu)化效率上略有差異。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的，具體如下： (1) 與其他的硬件描述語(yǔ)言相比， VHDL具有更強(qiáng)的行為描述能力。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 與Verilog語(yǔ)言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 1993 年， IEEE 對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本(IEEE1076)之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL接口。 VHDL 的優(yōu)點(diǎn) VHDL的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 (5) 支持的 EDA工具：支持 VHDL和 Verilog的 EDA工具很多，但支持 ABEL 的綜合器僅僅 Dataio 一家。而 Verilog語(yǔ)言和 ABEL 語(yǔ)言源程序的綜合過(guò)程要稍簡(jiǎn)單，即經(jīng)過(guò) RTL 級(jí)→門電路級(jí)的轉(zhuǎn)化，易于控制電路資源。 (3) 綜合過(guò)程：任何一種語(yǔ)言源程序，最終都要轉(zhuǎn)換成門電路級(jí)才能被布線器或適配器所接受。 VHDL 語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于行為級(jí)和 RTL 級(jí)的描述，最適于描述電路的行為； Verilog語(yǔ)言和 ABEL 語(yǔ)言是一種較低級(jí)的描述語(yǔ)言，適用于 RTL 級(jí)和門電路級(jí)的描述，最適于描述門級(jí)電路。下面從使用方面將三者進(jìn)行對(duì)比。 硬件描述語(yǔ)言（ VHDL） 常用硬件描述語(yǔ)言簡(jiǎn)介 常用硬件描述語(yǔ)言有 VHDL、 Verilog和 ABEL 語(yǔ)言。其使用方法與上述 PLD一樣，但是這種 PLD的缺點(diǎn)是不能重復(fù)改寫，所以初期開發(fā)過(guò)程的費(fèi)用也比較高。其實(shí)現(xiàn)場(chǎng)可編程門陣列與復(fù)雜可編程邏輯器件都是可編程邏輯器件，他們都是在 PAL、 GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的。而 Altera公司把自己的 PLD產(chǎn)品 —— MAX系列（乘積項(xiàng)技術(shù)， EEPROM工藝）和 FLEX系列（查找表技術(shù)， SRAM工藝）都稱為 CPLD。根據(jù)信號(hào) 的傳輸路徑，能夠計(jì)算出信號(hào)的延遲時(shí)間，可預(yù)測(cè)出信號(hào)由輸入端到輸出端的延遲時(shí)間，延遲時(shí)間參數(shù)對(duì)設(shè)計(jì)高速邏輯電路非常重要。 （ 5）增加片內(nèi)終端匹配電阻，提 高信號(hào)完整性，簡(jiǎn)化 PCB布線。 （ 3)全新布線結(jié)構(gòu)，分為三種長(zhǎng)度的行列布線，在保證延時(shí)可預(yù)測(cè)的同時(shí)，提高資源利用率和系統(tǒng)速度。它還具有以下特點(diǎn)： （ 1）內(nèi)嵌三級(jí)存儲(chǔ)單元：可配置 為移位寄存器的 512b小容量 RAM； 4kb容量的標(biāo)準(zhǔn) RAM（ M4K）； 512Kb的大容量 RAM（ MegaRAM），并自帶奇偶校驗(yàn)。 MAX系列非常適合應(yīng)用于復(fù)雜的組合邏輯和狀態(tài)機(jī)數(shù)字系統(tǒng)中（例如接口總線控制器、譯碼器等）； FLEX系列適合應(yīng)用于需要進(jìn)行快速運(yùn)算的數(shù)字邏輯系統(tǒng)中（例如數(shù)字信號(hào)處理、PCI接口電路和計(jì)數(shù)器等）； APEX20K系列同時(shí)具備了 MAX系列和 FLEX系列的特點(diǎn)，內(nèi)部還有高速度雙端 RAM。