【正文】 T10 PORT MAP(S2,CLR,ENA,DOUT(11 DOWNTO 8),S3)。 U1:CNT10 PORT MAP(S0,CLR,ENA,DOUT(3 DOWNTO 0),S1)。 SIGNAL S1,S2,S3,S4,S5:STD_LOGIC。 END COMPONENT CNT6。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT CNT10。 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT CLKGEN。 ARCHITECTURE ART OF TIMES IS COMPONENT CLKGEN IS PORT(CLK:IN STD_LOGIC。 DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0))。 CLK:IN STD_LOGIC。 USE 。 END ARCHITECTURE ART。 END PROCESS。039。139。 END PROCESS。 END IF。139。THEN IF CQI=1001THEN CQI=0000。THEN IF ENB=39。EVENT AND CLK=39。THEN CQI=0000。 BEGIN PROCESS(CLK,CLR,ENB)IS BEGIN IF CLR=39。 END ENTITY CNT10。 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLR:IN STD_LOGIC。 USE 。 十進(jìn)制計(jì)數(shù)器（ ） LIBRARY IEEE。 CQ=CQI。 END IF。 ELSE CARRY_OUT=39。 PROCESS(CQI)IS BEGIN IF CQI=0000THEN CARRY_OUT=39。 END IF。 END IF。 ELSE CQI=CQI+39。139。139。 ELSIF CLK39。139。 ARCHITECTURE ART OF CNT6 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT:OUT STD_LOGIC)。 ENA:IN STD_LOGIC。 ENTITY CNT6 IS PORT(CLK:IN STD_LOGIC。 USE 。 END ARCHITECTURE ART。 END IF。 ELSE NEWCLK=39。 PROCESS(CNTER)IS BEGIN IF CNTER=1029999 THEN NEWCLK=39。 END IF。 ELSE CNTER=CNTER+1。139。 BEGIN PROCESS(CLK)IS BEGIN IF CLK39。 END ENTITY CLKGEN。 ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC。 實(shí)驗(yàn)內(nèi)容 3MHz→ 100Hz分頻器（ ） LIBRARY IEEE。 記錄系統(tǒng)仿真、硬件驗(yàn)證結(jié)果。 根據(jù)選用的軟件編好用于系統(tǒng)仿真的測(cè)試文件。 實(shí)驗(yàn)要求 畫出 系統(tǒng)的原理框圖，說(shuō)明系統(tǒng)中各主要組成部分的功能。 學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉 VHDL 設(shè)計(jì)技術(shù)。 四位十進(jìn)制頻率計(jì)仿真波形（ clkin:1s， fin:300us） 四位十進(jìn)制頻率 管腳鎖定 實(shí)驗(yàn)?zāi)Ｊ剑?NO： 5 設(shè)計(jì)實(shí)體 I/O 標(biāo)識(shí) I/O 來(lái)源 /去向 信號(hào)名 芯片管腳序號(hào) clkin Clock1 Clock1 55 fin Clock0 Clock0 54 out1 數(shù)碼管 1 PIO16~PIO19 30~33 out2 數(shù)碼管 2 PIO20~PIO23 36~39 out3 數(shù)碼管 3 PIO24~PIO27 4 4 6 67 out4 數(shù)碼管 4 PIO28~PIO31 6 6 70、 72 coutt 二極管 D1 PIO8 20 實(shí)驗(yàn) 七 數(shù)字秒表 VHDL 文本輸入設(shè)計(jì)。 u9 : REG4B PORT MAP(LOAD=c_load, DIN=outy4, DOUT=out4)。 u7 : REG4B PORT MAP(LOAD=c_load, DIN=outy2, DOUT=out2)。 u5 : t10 PORT MAP(clk=cout3, clr=b_rst, enb=a_ena, outy=outy4, cout=coutt)。 u3 : t10 PORT MAP(clk=cout1, clr=b_rst, enb=a_ena, outy=outy2, cout=cout2)。 BEGIN u1 : TESTCTL PORT MAP(clkk=clkin, CNT_EN=a_ena, RST_CNT=b_rst, LOAD=c_load)。 SIGNAL a_ena, b_rst,c_load,cout1,cout2,cout3 : STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 COMPONENT REG4B PORT ( LOAD : IN STD_LOGIC。 cout : OUT STD_LOGIC)。 enb : IN STD_LOGIC。 COMPONENT t10 PORT (clk : IN STD_LOGIC。 CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。 END ENTITY quen4b。 out4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 out2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 fin : IN STD_LOGIC。 USE 。 4位十進(jìn)制頻率計(jì) (quen4b) LIBRARY IEEE。 END PROCESS。 THEN DOUT = DIN。EVENT AND LOAD = 39。 END REG4B。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 END behav。 cout=cqi(0) AND (NOT cqi(1)) AND (NOT cqi(2)) AND cqi(3)。 END IF。 END IF。 THEN IF cqi1001 THEN cqi := cqi + 1。 THEN IF enb = 39。EVENT AND CLK = 39。 THEN cqi := 0000。 BEGIN IF clr = 39。 END t10。 outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 clr : IN STD_LOGIC。 USE 。 十進(jìn)制計(jì)數(shù)器 () LIBRARY IEEE。 CNT_EN = DIV2CLK。 END PROCESS。039。139。039。039。 END PROCESS。 THEN DIV2CLK = NOT DIV2CLK。EVENT AND CLKK = 39。 ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC。 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。 USE 。 三、實(shí)驗(yàn)條件 開(kāi)發(fā)條件： Qartus II 軟件 實(shí)驗(yàn)設(shè)備： EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)、電腦 擬用芯片： EPF10K20TC144－ 4 或 EP1K30TC144－ 3 四、實(shí)驗(yàn)設(shè)計(jì) 測(cè)頻控制器 () LIBRARY IEEE。 二、實(shí)驗(yàn)內(nèi)容 設(shè)計(jì)并調(diào)試好一個(gè) 有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器 ，并用 EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)（擬 采用的實(shí)驗(yàn)芯片的型號(hào)為 EPF10K20TC144－ 4 或 EP1K30TC144－ 3）進(jìn)行系統(tǒng)仿真、硬件驗(yàn)證。 熟悉 EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的基本使用方法。 進(jìn)位輸出 END behav。 END PROCESS P_REG 。 END IF。 ELSE CQI = 0000。139。139。 ELSIF CLK39。139。 ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT : OUT STD_LOGIC )。 ENA : IN STD_LOGIC。 ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC。 USE 。 ENA為使能端，為 ?1?時(shí)，計(jì)數(shù)器實(shí)現(xiàn)對(duì) CLK 時(shí)鐘脈沖信號(hào)的加 1 計(jì)數(shù)，為 0 時(shí)停止計(jì)數(shù)。 Q0、 Q Q Q3為計(jì)數(shù)器輸出端。 二、 實(shí)驗(yàn)內(nèi)容： 設(shè)計(jì)一含計(jì)數(shù)使能、異步復(fù)位和能進(jìn)行計(jì)數(shù)值并行預(yù)置功能的 4 位加法計(jì)數(shù)器。 END ARCHITECTURE fd1。 u2 : h_adder PORT MAP(a=e， b=cin， co=f， so=sum)。 END COMPONENT； SIGNAL d， e， f : STD_LOGIC。 END COMPONENT ； COMPONENT or2a PORT (a， b : IN STD_LOGIC。 ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a， b : IN STD_LOGIC。 cout， sum : OUT STD_LOGIC )。 USE 。 END ARCHITECTURE fh1。 ARCHITECTURE fh1 OF adder is BEGIN so = NOT(a XOR (NOT b)) 。 co, so : OUT STD_LOGIC)。 USE 。 END ARCHITECTURE fu1。 c : OUT STD_LOGIC )。 USE 。 END ARCHITECTURE one 。e = b AND s 。 ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT。 y : OUT BIT )。 （選作） 參考程序 ENTITY mux21a IS PORT ( a, b : IN BIT。 4：用一位全加器設(shè)計(jì) 8為全加器。 3：先設(shè)計(jì)或門和一位半加器的 VHDL描述文件，并進(jìn)行仿真調(diào)試，再用元件例化的方法實(shí)現(xiàn)一位全加器，并仿真調(diào)試。 二、實(shí)驗(yàn)內(nèi)容 1：首先利用 QuartusⅡ 完成 2選 1多路選擇器和一位全加器的文本編輯輸入和仿真測(cè)試等步驟，給出仿真波形，驗(yàn)證本項(xiàng)設(shè)計(jì)的功 能。 END 。 END CASE 。 WHEN 1001 = LED7S = 1101111 。 WHEN 0111 = LED7S = 0000111 。 WHEN 0101 = LED7S = 1101101 。 WHEN 0011 = LED7S = 1001111 。 WHEN 0001 = LED7S = 0000110 。 END 。 ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。