【正文】 ，注意，此 IO口受多任務(wù)重配置控制，在模式控制下選用了這些腳，在此就不能復(fù)用。 1 AD0809模擬輸入口 ，其中 IN0和“ 11“ 電位調(diào)諧器相連，轉(zhuǎn)動 。 EDA 實驗 講義 康芯科技 8 1 AD0809的控制端口 ， 控制端口名在兩邊已標出， 可用十四芯線與 “ 8“ 相連 ， FPGA對其控制 。 1 DA0832模擬信號鉤針 輸出方式。 1 DA0832模 擬信號插孔 輸出方式。 1 比較器 LM311控制口 。也就是說最多只能提供 4個時鐘頻率輸入 FPGA： CLOCK0、 CLOCKCLOCK CLOCK9，這四組對應(yīng)的 FPGA IO口請查詢 本章 第四節(jié) 。 例如，將三個短路帽分別插于對應(yīng)座的 2Hz、1024Hz和 12MHz，則 CLOCK CLOCK CLOCK9分別獲 得上述三個信號頻率。由于 CLOCK0可選的頻率比較多，所以比較適合于目標芯片對信號頻率或周期測量等設(shè)計項目的信號輸入端。 “ 時鐘頻率選擇” ：通過短路帽的不同接插方式，使目標芯片獲得不同的時鐘頻率信號。 電平控制開關(guān) ，作為 IO口輸入控制，每個開關(guān) IO口鎖定引腳在其上方已標出引腳名，用法和其它 IO口查表用法一樣，注意 1，此 IO口受多任務(wù)重配置控制，在模式控制下 或“ 8“ ， 選用了這些腳 ，在此就不能復(fù)用。注意，此 IO口受多任務(wù)重配置控制，在模式控制下 圖 3： GW48PK3 或 “ 9” 選用了這些腳，在此就不能復(fù)用。 揚聲器 ：與目標芯片的“ SPEAKER”端相接，通過此口可以進行奏樂或了解信號的頻率，它與目標器件 具 體引腳號，應(yīng)該查閱 第 四 節(jié) 的表格。 數(shù)碼管 1~8，左側(cè)跳線冒跳“ ENAB”端 受“多任務(wù)重配置”電路控制，它們的連線形式也需參照第二節(jié)的電 路圖。 鍵 1~鍵 8 ：為實驗信號控制鍵，此 8個鍵受“多任務(wù)重配置”電路控制，它在每一張電路圖中的功能及 其與主系統(tǒng)的連接方式隨模式選擇鍵的選定的模式而變，使用中需參照第二節(jié)中 的電路圖。 “系統(tǒng)復(fù)位健” ，在對 FPGA下載以后，按動此鍵，起到穩(wěn)定系統(tǒng)作用；在實驗中，當選中某種模式后，要按一下右側(cè)的 復(fù)位鍵 ，以使系統(tǒng)進入該結(jié)構(gòu)模式工作。注意，對于不同的目標芯片，其引腳的 I/O標號數(shù)一般是同 GW48系統(tǒng)接口電路的“ PIO”標號是一致的（這就是引腳標準化），但具體引腳號是不同的，而在邏輯設(shè)計中引腳的鎖定數(shù)必須是該芯片的具體的引腳號。此外，可通過按動鍵 4至鍵 1，分別向 FPGA/CPLD的 PIO0~PIO15輸入 4位 16進制碼。這樣，如果有數(shù)據(jù)從上述任一EDA 實驗 講義 康芯科技 6 組四位輸出，就能在數(shù)碼管上顯示出相應(yīng)的數(shù)值，其數(shù)值對應(yīng)范圍為： 圖 2： GW48PK4 FPGA/CPLD輸出 0000 0001 0010 … 1100 1101 1110 1111 數(shù) 碼 管 顯 示 0 1 2 … C D E F 端口 I/O32~39分別與 8個發(fā)光二極管 D8~D1相連，可作輸出顯示，高電平亮。這種“多任務(wù)重配置”設(shè)計方案的目的有 3個： 適應(yīng)更多的實驗與開發(fā)項目； 適應(yīng)更多的 PLD公司的器件； 適應(yīng)更多的不同封裝的 FPGA和 CPLD器件。即可通過控制接口鍵，使之改變連接方式以適應(yīng)不同的實驗需要。 圖 1： GW48PK2 選擇鍵及模式數(shù)碼顯示” ，按動按鍵，數(shù)碼顯示“ 1B”，該電路結(jié)構(gòu)能僅通過 一個鍵，完成純電子切換 ， （有的產(chǎn)品只能通過許多機械開關(guān)手動切換）的方式， Multitask Reconfiguration電路結(jié)構(gòu)（多功能重配置結(jié)構(gòu)） 選擇十余種不同的實驗系統(tǒng)硬件電路連接結(jié)構(gòu)，大大提高了實驗系統(tǒng)的連線靈活性，但又不影響系統(tǒng)的工作速度（手工插線方式雖然靈活，但會影響系統(tǒng)速度和電磁兼容性能，不適合高速 FPGA/SOPC等電子系統(tǒng)實驗設(shè)計）。 EDA 實驗 講義 康芯科技 3 目 錄 第 一 章 實驗系統(tǒng)概要說明 一、 GW48教學(xué)實驗系統(tǒng)原理與使用介紹 ...........................................................................5 二、實驗電路結(jié)構(gòu)圖 說 明 …………………………………………………………………………………………………… ……… .9 三、實驗電路結(jié)構(gòu)圖 ………………………………………………………………… ………………………………… …… ……… .11 四、 EDA/SOPC適配板及 ADDA/DDS功能板說 明 ………………………………………………… …………………… ……… ……… 12 五 、 GW48CK/PK2/PK3/PK4 系統(tǒng)萬能接插口與結(jié)構(gòu)圖信號 /與芯片引腳對照表 ……………………………………… ……… …… 15 第二章 軟硬件操作流程 十進制計數(shù)器流程 ????????????????????????????????????????????? ..17 建立工作文件 . ...........................................................................................17 創(chuàng)建工程 ................................................................................................18 編譯前設(shè)置 ……………………………………………………………………………………………………… …… . …… ...18 全程編譯 ................................................................................................19 時序仿真 ................................................................................................21 引腳設(shè)置和下載 ..............................................................................................21 . 配置文件下載 ............................................................................................22 編程配置器件 ............................................................................................23 signal TapII實時測試 ...........................................................................................24 第三章 EDA_VHDL實驗 /設(shè)計與電子設(shè)計競賽 31應(yīng)用 QuartusII完成基本組合電路設(shè)計 ..........................................................................27 QuartusII完成基本時序電路的設(shè)計 .......................................................................28 33設(shè)計含異步清 0和同步時鐘使能的加法計數(shù)器 ……………………………………………………………………… … .........29 34. 7段數(shù)碼顯示譯碼器設(shè)計 ......................................................................................29 35. 8位數(shù)碼掃描顯示電路設(shè)計 ....................................................................................31 36. 數(shù)控分頻器的設(shè)計 ...........................................................................................32 37. 移位寄存器設(shè)計 .............................................................................................33 38. 在 QuartusII中用原理圖輸入法設(shè)計 8位全加器 ..................................................................34 39. 在 QuartusII中用原理圖輸 入法設(shè)計較復(fù)雜數(shù)字系統(tǒng) ………………………………………………………………… … ................35 310. 用 QuartusII設(shè)計正弦信號發(fā)生器 .............................................................................35 311. 8位 16 進制頻率計設(shè)計 ......................................................................................37 312. 序列檢測器設(shè)計 ............................................................................................40 313. VHDL狀態(tài)機 A/D采樣控制電路實現(xiàn) ..........................................................................41 314 數(shù)據(jù)采集電路和簡易存儲示波器設(shè)計 ..........................................................................42 315. 比較器和 D/A器件實現(xiàn) A/D轉(zhuǎn)換功能的電路設(shè)計 ……………………………………………………………… ..… … ...............44 316 樂曲硬件演奏電路設(shè)計 .....................................................................................45. 317 移位相加硬件乘法器設(shè)計 ....................................................................................48 318 采用流水線技術(shù)設(shè)計高速數(shù)字相關(guān)器 ..........................................................................51 319 線性反饋移位寄存器設(shè)計 ....................................................................................52 320 乒乓球游戲電路設(shè)計 ........................................................................................52 321 循環(huán)冗余校驗 (CRC)模塊設(shè)計 .................................................................................56 322. FPGA步進電機細分驅(qū)動控制設(shè)計 (電子設(shè)計競賽賽題 )………………………………………………………………… ...............58 EDA 實驗 講義 康芯科技 4 323. FPGA直流電機 PWM控制實驗 .............................................................................58 324. VGA彩條信號顯示控制器設(shè)計